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我试图在ModelSim中模拟verilog项目(它使用了一些LPM模块)，但是尽管添加了所需的库，但我仍然错误地说没有定义模块。有人知道怎么回事吗？
浏览 3修改于2014-06-20得票数 1
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为此，我必须将我的仿真数据从modelsim导出到.lst文件，然后创建VHDL语言程序，该程序读取.lst文件并将其与包含整数输入值的math.do文件进行比较请帮我提前谢谢
浏览 4提问于2017-07-15得票数 0
clk_tree_x.ClkRsBST_ix.clk) $error("Was not active");在使用Mentor ModelSimSE64 2021.1进行仿真时，结果非常奇怪。在第二次模拟传递时，ModelSim显然使用以前模拟的结果在新运行的模拟发生之前宣布断言触发：
# Time: 2005087500 ps Started: 5 ns Scope: tb_bst_provid
浏览 10提问于2022-02-14得票数 0
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对于我的任务，我需要在日志文件中获取模型中的verilog模拟结果。我已经拍摄了波形窗口的截图。除此之外，我还从成绩单窗口取出了打印件。请解释用于存储verilog模拟结果的命令。
浏览 5修改于2017-07-20得票数 0
我想要得到一个模型的VHDL仿真时间与测试台。我在ModelSim工作，知道ModelSim的分析器支持性能分析，但这不是我想要的信息。
耗时并不意味着模拟步骤，它是在我的计算机上运行的实时时间。我正在寻找句子在VHDL或命令在ModelSim或其他第三方工具。
浏览 2修改于2018-09-17得票数 1
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我已经成功地构建了一个相当不错的系统仿真测试平台，它成功地在RTL级验证了设计的3个相互连接的实例(我的全新RYZEN 7机器需要4个小时才能完成：-)。下一步，我想做的是做布线后仿真来验证时间-这里我卡住了。我使用的是点阵钻石和“内置”ModelSim。我希望所有的测试台逻辑都是RTL模拟的，而实际的FPGA设计实例是布线后/时间模拟的。由晶格钻石生成的modelsim的.mdo脚本如下所示： if {!
浏览 85提问于2021-10-02得票数 0
我想使用Questasim 10.1启动一个单位延迟RTL模拟。我已经研究了如何编译设计，并且我看到有一个用于编译verilog文件的选项+delay_mode_unit。我的设计是vhdl。
浏览 4修改于2020-06-12得票数 1
在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2修改于2016-05-18得票数 1
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我有一个大型的verilog项目，我正在将其合成到xilinx fpga上，并在modelsim中进行模拟。有几个模块，我想在其中模拟一个版本的模块，并合成另一个版本。例如，我可以说像ifdef XILINX orifdef MODELSIM这样的东西来代替我的‘ifdef模拟hack？非常感谢!
浏览 3提问于2013-05-25得票数 0
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/20.1/modelsim_ase/linuxaloem
今天我花了一整天的时间尝试一堆东西: modelsim仿真语言: vhdl版本: 93模拟模式: GUI Sim输出文
浏览 24提问于2022-03-13得票数 1
我的所有VHD文件都能正确编译，但当我想在Modelsim上模拟整个代码块时，下面是我得到的结果# ** Failure: (vsim-3807)再一次，它们都进行了编译，但我只在Modelsim上模拟时才得到这些错误。
浏览 1修改于2012-11-20得票数 3
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iSim (Xilinx仿真工具)给出了正确的结果，但在Modelsim中输出时钟总是为零。我总是在modelsim项目的库中编译unisims文件夹(由xilinx软件中的IBUFG、DCM和BUFG模块组成)。
iSim结果(Xilinx模拟器)：Modelsim结果：
浏览 1修改于2015-02-19得票数 1
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我使用Modelsim命令行模拟并生成所有信号的WLF。语言是VHDL。
问题是，我在VHDL封装中定义了许多信号，但在仿真结束后，这些信号在WLF中不可用。是否有任何命令或modelsim.ini需要修改以将包信号转储到WLF？
浏览 6提问于2015-06-18得票数 1
设计通过在Quartus中的分析和综合，然后尝试从工具、运行仿真工具> RTL仿真开始RTL仿真。我的顶级实体文件是"add_b.v“，其中只有模块add_b。在modelsim上，它找不到与"add_v“对应的文件。
错误: add_b_tb.v(10)：未定义模块'add_v‘。通常，当我尝试只测试没有"add_v“(所以有add_b.v和add_b_tb.v)的顶级实体时，它工作得很好，但是当我将"add_v”添加到我的testbench时，models
浏览 16修改于2022-08-30得票数 0
上下文问题示例Verilog文件SC_CTOR(systemc_module) // I can get the parameter at execution time with <em
浏览 11提问于2021-08-06得票数 0
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我确实有以下信号：当我运行ModelSim仿真时，复位状态下的信号电平显示一个高级，而使用SignalTap的模拟显示与低电平
浏览 2修改于2016-01-07得票数 2
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中使用Tcl脚本进行模拟和波形查看，该脚本具有：vcom -work pit tb.vhdadd wave sim:/tb/show在ModelSim图形用户界面控制台中的Where to do all.do将生成库、编译、加载tb模型，并显示波形：如何用Aldec Active-HDL仿真器为类似的仿真做一个类似的简单Tcl脚本？
浏览 3提问于2015-06-18得票数 2
但是，通过MODELSIM进行仿真，我得到了以下错误：
**错误：(vcom-1462)非法声明x_file_format类型的常量"xxx“(类型是或包含访问类型)。
浏览 0修改于2018-12-09得票数 1
我试图使用Quartus中的矢量波形文件对我的VHDL设计使用仿真波形工具进行功能仿真。我相信这可能与Modelsim (安装在我的计算机上)或Quartus没有为我试图为-which模拟的设备安装正确的库有关，在本例中是MAXV。我有一些.qdz文件用于我从Altera网站下载的所有设备，我已经将它们安装在Quartus中，所以我强烈怀疑我需要使用Quartus的EDA模拟库编译器来为Modelsim编译这些文件，但我不知道在哪里输出它们才能工作
浏览 6修改于2019-05-21得票数 0
老实说，我对像ModelSim-Altera这样的仿真软件没有多少经验，但我知道如何使用.vwf文件并使用它们进行仿真，我也知道如何使用信号分析逻辑分析器。使用: /home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin
若要指定ModelSim可执行目录，请选择: Tools -> Options-> EDA工具选项注意:如果
浏览 3提问于2015-08-09得票数 9
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