Modelsim/Questasim单元时延仿真

Question

我想使用Questasim 10.1启动一个单位延迟RTL模拟。我已经研究了如何编译设计，并且我看到有一个用于编译verilog文件的选项+delay_mode_unit。我的设计是vhdl。

这种设计有选择吗？

Answer 1

通过参考Modelsim 10.1c User Manual- Chapter 7, Cell Libraries，您可以发现Modelsim如何支持各种Verilog ASIC和FPGA单元库。单位延迟模式在手册中的一页后进行了说明。

关于VHDL，我找不到一个类似的章节，其中Modelsim得到了确认的支持。但是，在Chapter 14, VHDL VITAL SDF中，您可以了解如何仅为重要细胞启用计时。你可以阅读下面的SDF to VHDL Generic Matching小节以获得更多帮助。

还可以看看Chapter 6, VITAL Usage and Compliance如何为VHDL语言做一个工作设置。