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问vhdl封装信号modelsim wlf
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Stack Overflow用户

提问于 2015-06-18 16:47:09

回答 1查看 303关注 0票数 1

我使用Modelsim命令行模拟并生成所有信号的WLF。语言是VHDL。

问题是，我在VHDL封装中定义了许多信号，但在仿真结束后，这些信号在WLF中不可用。

是否有任何命令或modelsim.ini需要修改以将包信号转储到WLF？

发布于 2015-06-18 17:44:43

假设您在模拟的顶层使用库，您可以执行以下操作：

log -r /package_name/*

或者只是

log -r /*

仅执行以下操作并不会导致包含包信号。

log -r *

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原文链接：

https://stackoverflow.com/questions/30910571

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