我有两个模块和一个测试平台,我将两个模块连接在一起,并对输出进行实验。设计通过在Quartus中的分析和综合,然后尝试从工具、运行仿真工具> RTL仿真开始RTL仿真。我的顶级实体文件是"add_b.v“,其中只有模块add_b。在testbench中,我实例化了一个名为"add_v“的模块,它是用"add_v.v”编写的。在modelsim上,它找不到与"add_v“对应的文件。
错误: add_b_tb.v(10):未定义模块'add_v‘。
通常,当我尝试只测试没有"add_v“(所以有add_b.v和add_b_tb.v)的顶级实体时,它工作得很好,但是当我将"add_v”添加到我的testbench时,modelsim就找不到模块了。
这是我的项目文件夹。Quartus只将顶级设计"add_b.v“和testbench "add_b_tb.v”加载到modelsim,但我不知道如何包括"add_v.v“文件,因为一次只能使用一个顶级实体和一个测试平台(据我所知)。
当我将"add_v“模块添加到"add_b.v”中时,它也可以正常工作,因此文件中有两个模块(add_v和add_b)。模拟工作,但我只是想知道是否有更简单的方法,因为如果我有很多模块连接在一个测试平台,这不是一个良好的做法加载所有模块在一个verilog文件。
发布于 2022-10-12 00:11:18
只需在testbench文件的顶部添加‘`include“"add_v.v”即可。
https://stackoverflow.com/questions/73543347
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