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我正在实现AXI4 4流模块。该模块使用三个数字信号处理模块(DSP49E1，UG479 - Xilinx).为了使模块以150 MHz的频率运行，所设计的是一条流水线，通过每个数字信号处理器。
浏览 0修改于2016-07-26得票数 5
我正在尝试编写一个模块，它使用AXI4流协议与前面的模块和下一个模块进行通信。因此，我的问题是:如何制作一个模块，为我们正在使用的AXI4协议版本提供正确的6个独立信号？
浏览 10提问于2021-10-22得票数 0
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PCIE使用生产者/消费者订购模型，而AXI4使用不同的订购模型。AXI4 4的读写通道是独立的。例如，像这样的系统，
CPU <-> PCIE控制器<-> PCIE AXI桥<-> AXI4与DEC和DDR从站(DEC模块连接到AXI4从数据port0和APB寄存器端口，DDR存储模块连接到AXI4那么，当PCIE和AXI4连接在一起时，我们如何解决这个订购问题呢？在PCIE端还是AXI互连端解决这个订购问题更好？
浏览 7提问于2020-06-16得票数 0
我想用Chisel开发一个通用的AXI4外围设备。我能用火箭芯片的AMBA库吗？我只能在下面的链接中找到关于这个主题的文件；
然而，本文档中的示例被设计用于火箭芯片.我想开发一个独立的AXI4外围设备。
浏览 8修改于2022-02-10得票数 2
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我正在研制7系列FPGA，并计划使用MIG存储器控制器与DDR3接口，以及存储器控制器与FPGA内其他模块之间的AXI4接口。如果我在某个X时钟和64位数据上运行它，我将获得什么样的吞吐量效率。
浏览 4提问于2015-09-23得票数 1
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我在一个合子板上建了东西，所以用Zynq设备。我很确定我需要使用AXI总线来完成这个任务，但是我无法找到解决这个问题的最佳方法。我是否：
谢谢!
浏览 8提问于2016-04-16得票数 0
我目前正在编写一个AXI4母版，它应该也支持AXI4 Lite (AXI4L)。我的AXI4主机正在接收来自16位接口的数据.这是在XilinxSpartan6FPGA上，我计划使用EDK AXI4互连IP，它的最小WDATA宽度为32位。现在，如果这只是针对AXI4，我可能不会那么关心这个用例，因为AXI4外围设备需要使用WSTRB信号。
浏览 2提问于2015-05-21得票数 1
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我已经使用HLS编写了图像处理块，并创建了输入和输出均为宽度为8的AXI4流的IP。
如何在PC上读取JPEG图像并将其作为AXI4流发送到此IP块，然后将其输出回PC屏幕上？
浏览 5修改于2017-11-11得票数 1
我正在尝试用名为chacha的加密核构建AXI4 4流IP块。我的AXI4 4流包装器是用VHDL语言编写的，chacha核心在Verilog中。
编辑它，包括我想要的IP。
浏览 1修改于2018-11-15得票数 0
如果运行在小型endian处理器上的程序将值0 0xaabbccdd写入地址0，并且处理器使用32位宽的AXI4总线，那么WDATA 0 0xaa或0 0xdd的位是31-24吗？
浏览 7修改于2018-08-14得票数 4
考虑PL (FPGA)侧的AXI4互连。当我双击查看可用选项时，从接口中有一个选项卡。包含以下选项。启用寄存器片的目的是什么？外部是指L2缓存吗？汽车是什么意思？
浏览 5提问于2018-12-26得票数 3
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我想知道是否有人知道一个好的独立于供应商的AXI4 (精简版/流)互连构造器，比如Qsys或IP配置器。
我更喜欢构建一个尽可能独立于供应商的FPGA系统平台。
浏览 1提问于2015-04-07得票数 1
我一直在寻找有关ARVALID和AWVALID在同一时钟内均为高电平且包含相同地址的情况的一些文档。应该先处理写操作，还是应该先处理读操作？任何帮助都是非常感谢的。
浏览 5修改于2017-07-20得票数 0
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如果要使用AXI4流接口，则HLS会合成信号处理和TVALID，但它不会合成将生成的RTL接口连接到Zynq处理系统(在我的例子中是ARM9核)所需的信号。
浏览 4修改于2020-02-25得票数 3
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我必须连接一个AXI流交换机IP到我的FPGA VIVADO设计，开关有两个从和一个主。数据宽度入站为32位，我也需要数据宽度出站，但无论我如何配置IP，数据宽度出站似乎总是等于数据宽度入站的一半(如果我有3个主站和1个从站，比特率将是1/3.)。有人知道是否可以根据我的需要配置IP吗？
浏览 4提问于2021-11-16得票数 0
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