基于FPGA的AXI4吞吐量

Question

我正在研制7系列FPGA，并计划使用MIG存储器控制器与DDR3接口，以及存储器控制器与FPGA内其他模块之间的AXI4接口。如果我在某个X时钟和64位数据上运行它，我将获得什么样的吞吐量效率。我的意思是64倍是不合逻辑的假设。对于突发模式和非突发模式，在握手中损失了多少份额？我只是在找粗略的值，而不是精确的。大概是什么东西。

谢谢。

Answer 1

Xilinx的xapp792 70%的效率是一个合理的数目。这是为视频，通常有非常可穿透的DDR SDRAM友好的访问模式。随机内存访问可能要少得多。