AXI4延迟事务

Question

我只是在寻求建议。我目前有一个集成在VHDL中的自定义IP，它有一个AXI4从输入和一个AXI4主输出，目前这些信号直接绑定在一起。

我想在AXI信号中添加一个可定制的延迟，这样它们就可以通过IP延迟一段时间，而不是彼此连接。

我的问题是:仅通过使用AxVALID和AxREADY (可能还有RVALID/RREADY和WVALID/WREADY)信号，我可以延迟通过IP读写事务吗？

例如，如果我希望延迟20个时钟周期，我可以等待外部主程序断言VALID，然后等待20个时钟才能获得IP从断言READY？这逻辑正确吗？

谢谢您的任何建议。

Answer 1

是的，这是可以做到的。取决于您的基础设施，它可能导致总线阻塞。或者，您还应该插入一个FIFO来缓冲这些延迟的总线事务。