围绕Verilog核心构建AXI4 4流(VHDL)。无法解析警告

Question

我正在尝试用名为chacha的加密核构建AXI4 4流IP块。我的AXI4 4流包装器是用VHDL语言编写的，chacha核心在Verilog中。

这里是chacha的核心。

我在论坛上看了很多，似乎使用VHDL和Verilog这样的方法不会有什么问题，但我还是不能让它起作用。

这就是我到目前为止所做的：

• 使用Vivado中的“”工具生成一个具有输入和输出的AXI4 4流块。
• 编辑它，包括我想要的IP。
• 将“文件组”下的类型更改为“合成”和“仿真”中的混合类型，参见图1。
• 增加了两个新的总线接口-一个重置和一个时钟连接到我的RST和CLK。

图1

这删除了所有错误和大多数警告。唯一留下的警告是此错误的四种情况：

[IP_Flow 19-991] Non-synthesizable or non-simulation file ’hdl/chacha_qr.v’ found in file group ’VHDL Synthesis’. You may want to add it to the xit utility file group.

我试着忽略了这一点，并在MicroBlaze中使用了这个块来查看它是否能工作。不幸的是，当Vivado运行实现时，它会抛出一个黑匣子错误：

[DRC 23-20] Rule violation (INBB-3) Black Box Instances - Cell ’design_1_i/axis_chacha_0/U0/chacha_inst’ of type ’design_1_i/axis_chacha_0/U0/chacha_inst/chacha_core’ has undefined contents and is considered a black box. The contents of this cell must be defined for opt_design to complete successfully.

这是该项目的链接。我知道到chacha核心的所有连接还没有完成，但我不认为警告是从那里发出的。

Answer 1

我得到了一些帮助来解决这个问题。显然，如果在标准中添加两个新的文件组(合成和模拟)，而不是高级文件组，则可以消除警告。然后将文件移到那里，而不是在高级类别下移动一次。现在警告消失了，黑匣子错误也消失了。

改为标准而非高级