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我们正在设计一个8位加法器在verilog。代码是 input [7:0] dataa, input clk, );
begin end你能给我们简单的步骤来生成核心，以便我们使用CHIPSCOPE PRO在Spartan3e板上运行这段代码。我们试图使用各种论坛和视频
浏览 4修改于2015-03-16得票数 1
我这样做了，但仍然无法启动xilinx PlanAhead.Kindly，这为我提供了克服这一问题的可能方法。
浏览 6修改于2021-12-23得票数 0
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我正在尝试为Spartan 6在ISE中综合任何简单的项目。当我使用时钟向导来生成f= 40 MHz (100 MHz外部振荡器)的时钟发生器时，XST说：速度等级：-3好的，但是当我改变内核发生器的时钟频率为100 the时，响应是最大频率约为47 the…
浏览 1提问于2014-09-13得票数 0
我开始学习嵌入C(也许还有一些C++)，办公室里的人说他们愿意捐赠一个免费的xilinx芯片。我更多的是按照Arduino的思路思考，特别是Arduino教程和示例项目非常丰富。能否证实xilinx芯片与arduino相比如何？在这个行业中，他们是否知道在任何方面都是“真实的世界”？还是不？是否有我应该避免的特定xilinx芯片(也许是旧型号)，至少在我还在起步的时候？当你听到xilinx而不是Arduino的时候，我很想听听你的想法。我对芯片知之甚少，更不用说这个特别的芯片了，所以很难有任何有根据的比较。
浏览 11提问于2010-07-26得票数 9
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我正在使用Xilinx (构建在Eclipse之上)来编写一个使用运行在FreeRTOS软核处理器上的MicroBlze构建的应用程序，并且在同时调试主源代码和库源代码时遇到了问题。
浏览 3提问于2018-04-06得票数 0
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我的公司正在尝试建立一个印刷电路板与过时的xilinx fpga (XC3042A)，这是XC3000系列芯片的一部分。有没有人有将数据编程到芯片上的经验？我正在寻找人们使用过的软件、硬件等。
浏览 3提问于2009-03-31得票数 1
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我需要Xilinx设备的特定于设备的原语列表。我知道ISE有一个模板列表，还有PDF用户指南，但我需要它们作为文件夹中的文件列表，以便我可以解析它们并提取每个模块的名称和端口列表。
浏览 0提问于2017-01-20得票数 0
我尝试创建一个包含两个宽多路复用器的两级多路复用器。每个宽多路复用器具有8个2对1多路复用器，它们共享相同的选择信号。因为我可以使用RLOC将共享select信号的一个宽多路复用器(= 8个2对1多路复用器)打包到一个Virtex-5片中。我想把这两个宽的多路复用器打包成两片。但是下面的代码给出了一个映射错误:错误:Pack:679-无法遵守设计约束(MACRONAME=hset，RLOC=X2Y2)module mux_8(a, c, d, sel, o);input [7:0] d;input
浏览 0提问于2012-03-10得票数 2
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我正在用VHDL编写代码，将其合成到XilinX FPGA上。我通常使用GHDL来模拟我的测试台。为了除以变量，我需要使用XilinX除法核心，但是我不知道如何做到这一点，因为在XilinX文档中似乎没有示例。我是否必须使用XilinX软件来为除法器生成VHDL组件？还是XilinX隐式地理解除法器意味着使用IP核？如果我的第二句话是真的，我将如何使用GHDL进行模拟，或者我是否需要使用XilinX模拟工具？我真的可以用一个最小的例子来使用XilinX除法器核心来通过变
浏览 5提问于2016-12-20得票数 1
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我想拿Simulink(Xilinx库)中的信号为例。因此，例如，如果信号值为1.5，则输出将为2。谢谢
基兰
浏览 0修改于2011-05-18得票数 2
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/configure Linux-generic32 --prefix=/usr/arm-xilinx/linux-gnueabi，因此它应该安装到该目录。当我尝试编译hostapd时，我遵循了除make CC=arm-xilinx-linux-gnueabi-gcc之外的确切步骤，并得到了如下结果
..那么，对于openssl，我该如何告诉制造商查看/usr/arm-xilinx-linux-gnueabi/include/openssl而不是/us
浏览 2提问于2015-07-29得票数 1
我需要用VHDL计算一个arctan。为此，我将使用Cilinx IP Core "Cordic V4.0“。以下是数据表：
我的值的范围是2^32位(整型，无小数)。如果是，它们应该如何转换？
浏览 9提问于2017-02-07得票数 0
假设我想要20 10.1，24 10.1，28 10.1，32 10.1的时钟，同时使用xilinx 10.1中的单个数字时钟管理器ip核。
浏览 1修改于2010-08-23得票数 0
如何在Xilinx ISE中运行后期综合仿真？我搜索了很多次，在xilinx网站上看到了一个解决方案，但没有成功地应用它：
有人能帮我吗？
浏览 1修改于2017-05-23得票数 0
我得到了一些错误，我没有道理，并希望我能得到一些帮助。ERROR: [VRFC 10-925] indexed name is not a std_logic_vector [C:/Users/Darren/Desktop/project_6_1_3/project_
浏览 3提问于2015-11-25得票数 1
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我正在尝试使用Xilinx ISim来模拟我的VHDL代码。Xilinx支持提供了一个重装为解决方案，但这并没有解决问题。
也许Stack Overflow上的社区有一个想法？
浏览 0修改于2012-12-14得票数 5
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我正在使用Basys2板对一个简单的字符串检测器进行编程，以读取类似"0101“的模式。我在这个项目中使用了Xilinix Design Suite 13.2。.ucf文件提供以下消息。placed at an optimal clock IOB clock site pair.
The clock component <reset_IBUF_BUFG> is placed at site <BUFG
浏览 2修改于2011-09-29得票数 1
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