Xilinx 10.1中的DCM

Question

如何在DCM中生成不同的时钟？假设我想要20 10.1，24 10.1，28 10.1，32 10.1的时钟，同时使用xilinx 10.1中的单个数字时钟管理器ip核。

Answer 1

尝试在Xilinx CoreGen应用程序中使用时钟向导。

Answer 2

每个设备系列可以有不同的DCM实现。因此，要想更进一步，您必须考虑：

您的目标是哪个Xilinx FPGA？

和

你输入的时钟频率是多少？

每个DCM可以提供Clk，Clk 2x，Clk DV (Divde)和Clk Fx (频率合成)。

可以为ClkDv指定分频比(1.5到16)。

对于ClkFx，您提供多个(M)和除( D )值，然后输入时钟频率*M/D。

因此，单个DCM无法提供您所要求的20 the、24 the、28 the和32 the时钟。

如果您使用OutputLogic提到的时钟向导，那么您可以尝试可能的组合。您可以通过从Xilinx网站下载webpack来获得时钟向导。