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我想运行iverilog来检查我文件中的语法。我不希望它实际编译任何东西，因为我正在处理一个很大的代码库，并且不想找到并“包含”所有包含的文件。`include "header.vh" // not a file in current dir so iverilog can't find it
input a;input b;
assign c = a & b // missed a semicolon - wanna us
浏览 6提问于2019-08-18得票数 0
我试图在我的主文件(cpu.v)中包含一个Verilog文件(alu.v)。两个文件位于同一个目录中。 ... endmodulecpu.v:1 syntax error我看不出为什么包含语句是错误的。我确信我的语法是正确的，就像显示的一样。
浏览 2修改于2017-05-23得票数 0
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我试着做iverilog命令，我不能在我的Macbook Air上运行verilog程序。在安装文件的几个步骤之后，本教程告诉我要键入：它使用iverilog命令工作，即我可以编译.v文件。
浏览 7修改于2015-04-10得票数 0
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32'b0 : W(param-7);基本上，iverilog (Iverilog)只是给了我一个Segmentation fault: 11 vvp svsim错误。
浏览 0修改于2018-02-04得票数 0
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我编写Makefile来编译我的当前项目。但是无法找到testbench中的包含文件和模块。错误信息
如果我将所有源文件都放在同一个目录中，它就能工作。命令如下
浏览 5提问于2022-04-05得票数 -1
我在Mac上使用iverilog，编译一些包含always_ff和always_comb块的代码有问题。ModelSim编译这些代码没有任何问题。是否可以配置iverilog以支持always_ff和always_comb块，或者编译器不支持它们？
浏览 3修改于2020-05-29得票数 3
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我的代码编译但不转储gtkwave的任何dat文件。我正在尝试实现一个组合移位乘子对象。我不认为我的测试仪器是正确的。 input [31:0] multiplier; output reg [63:0] product; reg [31:0] m;
always @( multiplier or mul
浏览 0修改于2020-12-10得票数 0
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我试图制作一个测试平台来模拟一个工作的顶级模块(和子模块)，但是我无法让iverilog正确地处理top的输出(LEDS、RS232Rx和RS232Tx是物理引脚)modulereg [7:0] opl;endmodule iverilog
浏览 3修改于2020-12-25得票数 0
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我使用gEDA套件以及iVerilog (iVerilog)作为编译器和波形的GTKWave。
#15 end 我正在
浏览 0修改于2014-11-25得票数 1
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我一直在尝试使用icarus verilog从xilinx提供的unisim librabries编译ICAP_SPARTAN6.v。/opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: syntax error相关代码行如下：
tri (weak1, strong0) done_o = p_
浏览 6修改于2012-11-09得票数 0
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我试图通过最后一个稳定版本的 11.0用testbench编译verilog代码，下面是一个示例：// example.vendmoduleexample.v:2: syntax error或者这样说：input [1:0]
浏览 8提问于2021-12-24得票数 1
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我试图在我们的CentOS 8上安装iverilog和gtkwave，但是它总是提示问题:请求冲突
没有提供gtkwave-3.3.61-1.el7.x86_64所需的libtcl8.5.so()(64
浏览 0提问于2021-12-10得票数 0
我正在为我的CompSci类编写一个verilog模块，这个模块特别是数据内存模块。从结构上和分析上看，我正在查看它，它应该基于我拥有的其他文件而工作，但我不确定为什么这个文件会特别出问题，给我所有的x。希望一双新的眼睛可以帮助我找到我遗漏的错误。提前谢谢。module datamem(Ina, Inb, enable, readwrite, dataOut, clk, rst);
input wire [31:0] Inb;input wire readwrite;
input w
浏览 0提问于2019-03-08得票数 0
我有一个奇怪的问题:当我使用iverilog + GTKWave模拟我的设计时，它看起来工作得很好。但在硬件中的实现不起作用。在iverilog模拟中，球的位置确实如预期的那样改变。
浏览 1修改于2017-05-23得票数 0
logic clk, out = 1'b1;endmodule
使用iverilog
浏览 2修改于2021-03-13得票数 1
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Gtkwave使用iverilog显示仿真中的所有寄存器和信号值，但我无法找到显示参数和本地参数值的方法。有什么建议吗？
浏览 16提问于2022-07-15得票数 0
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iverilog和Modelsim (至少是Vivado 2016/3版本)在'a‘上创建one事件，这会导致cnt增加。这似乎也符合卡明斯先生在“舒适2000”中所展示的行为。在这种情况下，这不是一个纯粹的假设讨论，模拟结果是不同的，iverilog/modelsim行为可能导致很难捕捉到的错误，因为触发器切换，但在波形中看不到值的变化。另一点是:如果iverilog/modelsim是正确的，那么为什么他们要创建一个事件而不是两个事件？上面的例子确实不是很有意义。
浏览 5修改于2016-11-12得票数 0
我是SystemVerilog的新手，我使用SystemVerilog。我试着设计一个简单的FSM来练习，但是我一直遇到这样的错误：
output logic y); enum reg [1:0] {S0, S1, S2} stati;
浏览 3修改于2021-02-08得票数 2
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