包含的iverilog语法？

Question

我试图在我的主文件(cpu.v)中包含一个Verilog文件(alu.v)。两个文件位于同一个目录中。

'include "alu.v"

 module cpu();
 ...
 ...
 endmodule

当我试图编译它时，我会得到以下错误。

cpu.v:1 syntax error
I give up

我看不出为什么包含语句是错误的。我确信我的语法是正确的，就像显示的here一样。

Answer 1

不要太过于自信!证明你搞砸了什么东西，它不起作用。

Verilog中的预处理指令以回勾 (`)开头，而不是撇号(')。

尝试：

`include "alu.v"

而不是：

'include "alu.v"