iverilog能报告Verilog中的设定时间违规吗？

Question

我使用

specify 
  $setup(d,posedge clk, 5);
endspecify

为dff提供设置时间。但是，当clk在d更改后仅上升2个单位时，就不会发出设置时间冲突。我用iverilog来模拟。

我怎么能看到这样的违规行为？

Answer 1

看上去你不会看到违章行为。我刚刚下载了我认为是最新的(verilog-0.9.7.tar.gz)，我在README.txt文件中看到了这一点：

• 指定块通常被解析，但通常被忽略。