iverilog递归函数引起分割故障

Question

下面是有问题的代码：

function automatic [31:0] W;
    input [6:0] param;
    W = (param<16) ? 32'b0 : W(param-7);
endfunction

基本上，iverilog (Iverilog)只是给了我一个Segmentation fault: 11 vvp svsim错误。

我尝试了一些调试，它似乎不喜欢递归，即使我有一个递归锚。

但是，从内部调用该函数并不是一个问题。也测试过了。

任何帮助都是非常感谢的！

编辑：

这里有一段调用此函数的代码，但没有成功：

always @(negedge clk) begin
    t1 <= W(j);
end

Answer 1

正如@sharvil111 111所暗示的那样，我在那个时候传递的值是1'bX。

因此，在调用之前，我确保将其设置为0。

谢谢其他建议，但是@dave_59的话在我的例子中没有起作用，因为param并不太小，只是还没有定义。

Answer 2

将代码更改为

function automatic [31:0] W (input [6:0] param);
    if (param>=16)
       W = W(param-7);
    else
       W = 0;
endfunction

这样，如果param是未知的，它就不会进入无限递归。

Answer 3

如果您提供了有效的输入，那么您就不会看到任何Seg错误。如果您仍然看到，那么需要与工具供应商检查。