使用iverilog进行语法检查

Question

我想运行iverilog来检查我文件中的语法。我不希望它实际编译任何东西，因为我正在处理一个很大的代码库，并且不想找到并“包含”所有包含的文件。

`include "header.vh"   // not a file in current dir so iverilog can't find it

module test;
input a;
input b;
output c;

assign c = a & b   // missed a semicolon - wanna use iverilog to tell me this

assign d = a + XMR.TO.ANOTHER.MODULE.d;    // Want iverilog to ignore the XMR and move on since there's no syntax issue here

// no endmodule - should also be reported by iverilog

我尝试过的命令：

iverilog -t null -Wall test.v

请帮我找到一个解决方案。即使你可以给我一个不同的工具，那也太好了。

Answer 1

您应该只使用`include来包含编译后面的代码所需的文件。Verilog不要求首先编译交叉引用的模块。

相反，应向编译器提供要编译的文件列表。然后，您应该能够使用任何工具只编译其中一个文件，并获得您正在搜索的语法错误。