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我对高密度脂蛋白( HDL )设计师有个问题。当我创建新项目并添加方框图并尝试检查它是否正确时，HDL向我显示以下错误：
它不会创建hdl文件什么的。几天前，我创建了一个项目，它运行得很好，但是当我创建新的框图时，Hdl设计器也会显示同样的错误。我不知道怎么回事。我重新安装了高密度脂蛋白( hdl )设计者，但这并没有解决问题。
浏览 0提问于2015-10-23得票数 0
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假设一个好的C程序员想要从scratch..anyone编写给定对称密码的VHDL代码，对编写一个不太困难的代码有什么想法或技巧吗？这只是最后一年项目的概念验证。我已经使用opencores内核成功地让AES工作了。附注:我担心的是，考虑到我工作的时间有限，我将处理一些在FPGA中实现起来太笨拙的事情！
浏览 0提问于2014-04-12得票数 0
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我是一个并行的串行转换器使用环计数器在verilog。环计数器工作良好，但并行串行转换器工作不正常，我正在得到x未定的结果。我正在提供代码，请帮助我发现问题。module PtoSTOP;
wire out;
clk=1; end
#2 clk=~clk;
浏览 10修改于2015-06-07得票数 1
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在Xilinx ISE上编译RISCV VERILOG HDL时出现以下错误：295: ifndef SYNTHESIS
浏览 0修改于2016-05-01得票数 1
Matlab HDL编码器将matlab代码转换为HDL代码，Xilinx Vitis HLS合成C/C++/SystemC到HDL代码。
浏览 11提问于2022-06-29得票数 0
我在Verilog HDL中找到了两种不同的解释惯性延迟的不同来源。
1)第一条规定，任何小于指定延迟的输入信号都将被忽略。
浏览 5修改于2015-04-22得票数 3
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我对verilog和active-hdl非常陌生。我有一个问题，如果有人能在这方面给我建议，我将不胜感激。
我在波形查看器上看不到第二层模块的波形。更准确地说，子模块中的信号显示为Z或X。
浏览 3提问于2017-11-25得票数 1
我注意到Verilog将实数结果舍入为整数结果。例如，当我查看模拟器时，它将17/2的结果显示为9。我该怎么办？有没有什么办法定义像：output real reg [11:0] output_value这样的东西？或者这是必须由模拟器设置完成的事情？X定义为带符号的输入，output_value定义为输出寄存器。如果为x=+1，则输出值必须为：13/2=6.5。
浏览 0修改于2014-09-09得票数 2
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我读了一本叫做“数字设计和计算机体系结构”的书，这本书是哈里斯和我写的，我有一个关于例子4.13 (延迟逻辑门)的问题。现在，..sv代码如下：module example(input a,b,clogic ab,bb,cb,n1,n2,n3;a
浏览 2提问于2017-01-29得票数 0
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扰流器警报：包含来自Memory.hdl (项目5)的简短代码片段。这是创建错误的代码。
浏览 4提问于2016-04-22得票数 1
我正在FPGA中实现DSO控制器，我遇到了太多保持时间冲突的问题(到目前为止，最好的P&R结果是3个保持时间错误，大约-2 2ns松弛)。我现在的方法是，当我捕获数据时，我提供分频(如果抽取率为0，则直接提供)时钟频率给缓冲器，然后当我将样本推送到PC时，我切换到从FT245提供60 my时钟。在模拟中，它工作得很好，但问题出在布局和路由上，路由器将发出以下错
浏览 0提问于2013-04-09得票数 0
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我正在尝试为Chrome (仅限)下的contenteditable <div>定义处理程序。我有一个jQuery JQuery<HTMLElement>，我想用.on()添加一个paste事件处理程序，但是typescript在这一点上抱怨说： No overload matches this call. Argument of type 'string' is not assignable to parameter of type
'Type
浏览 28提问于2021-04-25得票数 1
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因此，我正在为我的数字系统课程做一个实验室前的作业，在这门课中，我们应该测试某些组件，并最终从它们创建一个计数器。我遇到的问题是教授给我们的代码不能编译。此特定测试夹具(ISE Design Suite 14.7)描述移位寄存器。reg Clock;reg [7:0] P;wire Q7;wire Q5;
kg4014 uut (
.Cloc
浏览 0提问于2015-11-10得票数 0
我被告知这是因为Active-HDL认为它是2个不同的时钟，因为不同的组件，这就是为什么它在相同的上升沿采样(因为信号从A到B的增量时间)。如何定义Active-HDL才能理解它们在相同区域中使用相同时钟？
浏览 3修改于2015-12-17得票数 3
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我对奇塞尔高密度脂蛋白( Chisel )很陌生。我有个关于Vec任务的问题。假设我有一个Vec有n个元素，并且每个元素都有w位SInt，我知道我可以在for循环中完成它，还有什么更优雅的方法可以做到吗？我没有在上面找到任何示例代码或材料
浏览 8修改于2016-09-19得票数 2
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在Verilog做什么？input first_din;output [127:0] parity;wire [7:0] feedback;
浏览 2修改于2018-08-13得票数 1
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这只是一个实验，我正在试着把我的大脑包裹起来。11=>1101=>01需要注意的是，我希望w1的赋值不直接包含r2，反之亦然。因此，我得到了(例如，在Verilog中-- VHDL答案也完全可以)assign w2 = r2 | !w1;
这是必要的，但还不够。以上所有情况都是正确
浏览 0修改于2012-07-05得票数 3
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