RISCV VERILOG HDL代码

Question

在Xilinx ISE上编译RISCV VERILOG HDL时出现以下错误：

它在模块vscale_pipeline的第296行的以下代码中显示“不支持的系统函数调用”

295: ifndef SYNTHESIS
296: PC_WB <= $random;

Answer 1

某些合成工具定义了SYNTHESIS宏，以便在合成时更容易跳过使用

`ifdef SYNTHESIS
...
`endif

块，就像在此代码中所做的那样。

默认情况下，Xilinx XST不定义此宏，因此您必须手动配置XST以在合成过程中定义宏。有关如何做到这一点的详细信息，请参阅this Xilinx AR。

Answer 2

$random是不可合成的，所以把它去掉吧