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我被告知这是因为Active-HDL认为它是2个不同的时钟，因为不同的组件，这就是为什么它在相同的上升沿采样(因为信号从A到B的增量时间)。如何定义Active-HDL才能理解它们在相同区域中使用相同时钟？
浏览 3修改于2015-12-17得票数 3
mux4: mux2to1 port map(m2,m3,s(1),m4);end structural;
问题是，当我想要在Active-HDL
浏览 5提问于2015-09-25得票数 0
我生成了Xilinx aurora8b10b车道核心。除了核心，还有工作示例和宏用于仿真(simulate_mti.do)。当我执行宏时，核心是编译的，但在波形查看器中没有出现信号(错误：# No信号匹配)。set XILINX $env(XILINX)
vlib workvsim -L secureip -L unisims_ver -t ps aurora_example.EXAMPLE_TB aurora_example.glbl - vop
浏览 1修改于2014-03-15得票数 2
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我想将Active-hdl中的默认编辑器更改为microsoft visual studio，每次我单击Active-hdl中的文件，vs代码打开该文件时，我如何才能做到这一点？
浏览 5修改于2018-01-24得票数 1
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我用Active-HDL支持扩展了我的testbench脚本。Active-HDL的行为大多类似于QuestaSim或ModelSim，甚至命令行参数也是相似的。我有一个Active-HDL学生版和Active-HDL格子版，从格子钻石3.7安装.我目前正在使用后一个版本，因为这个版本附带了一个完整的vsimsa (vsim独立的)环境。VSIMSA: Configuration files: `D:\git\PoC\temp\activehdl\library.cfg', `D:\Lattice\diamond
浏览 2修改于2016-04-04得票数 1
有关订购信息，请联系sales@aldec.com
我已经下载了钻石的免费版本，但我无法运行模拟器Active-HDL。
浏览 3提问于2017-07-21得票数 0
wave sim:/tb/show在ModelSim图形用户界面控制台中的Where to do all.do将生成库、编译、加载tb模型，并显示波形：如何用Aldec Active-HDL
浏览 3提问于2015-06-18得票数 2
我已经安装了最新的Aldec Active-HDL (学生版)。
用vlib.exe和vcom.exe编译源文件就像在QuestaSim中一样，但是vsim.exe的行为不同。
浏览 7修改于2015-12-17得票数 1
编辑:我刚刚重新安装了点阵菱形和更新，Active-hdl是自动安装的，但模拟仍然给我同样的错误。wait forever-- *** End Test Bench - User Defined Section ***
晶格菱形告诉我一切正常，但是当我在Active-hdl
浏览 23修改于2019-02-23得票数 0
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在Aldec Active-HDL中，vlib应该创建一个工作库，例如：这将在当前目录下创建一个"my_lib“目录，但附带警告：
要使Tcl vlib命令从GUI控制台窗口工作需要什么？
浏览 0修改于2015-06-17得票数 2
我使用active-hdl 10来编译和模拟一个DFlipFlop结构。我的代码编译成功，没有任何错误或警告，但是当我模拟它时，我的输出有未知的值。我在xilinx和active-hdl 8中编译并模拟了这段代码，没有任何问题。
浏览 9修改于2018-05-13得票数 0
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print(F);endmoduleABC`EF这是规范中记录的行为，还是我的模拟器(Aldec Active-HDL
浏览 9修改于2017-09-27得票数 1
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我使用的是Active-HDL9.1(问题的根源可能在Active-HDL的旧版本中)。我刚开始使用VHDL编码，所以我想我忽略了一些显而易见的东西。谢谢你的帮助！
浏览 5提问于2020-11-15得票数 0
1回答
我对verilog和active-hdl非常陌生。我有一个问题，如果有人能在这方面给我建议，我将不胜感激。
我在波形查看器上看不到第二层模块的波形。更准确地说，子模块中的信号显示为Z或X。
浏览 3提问于2017-11-25得票数 1
scorecard = new[`MAX_TC]; scorecard[tc_count].fail = 0;scorecard[tc_count].fail++;
然而，当我在Aldec Active-HDL
浏览 0提问于2014-12-24得票数 0
我正在用Active-hdl编写4位全加器，我认为我的代码和测试平台是正确的，但是和cout的值在波形中总是z，谁能帮我解决is.this我的代码和测试bech的问题吗？
浏览 3提问于2019-01-03得票数 0
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Active-HDL显示以下错误：
错误: COMP96_0300: modules/m3_test_load/lfsr_n.vhd：(26，45)：在接口列表完成之前，不能引用"WIDTH“。
浏览 0提问于2015-02-14得票数 5
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我正在使用active-hdl来模拟我的FPGA设计，我想知道是否可以在模拟器中使用动态生成的字符串来表示我的信号。
浏览 22提问于2018-03-03得票数 4
它被综合工具(Synplify)接受，但模拟器(Aldec Active-HDL 8.3)给出以下错误。(注意:此构造已被此模拟器的以前版本接受)。
浏览 0修改于2011-04-06得票数 2
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integer pass; bit flag_match;endinterface
但我从Aldec Active-HDL
浏览 0提问于2015-01-24得票数 2
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