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问Active-HDL中的仿真问题
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Stack Overflow用户

提问于 2014-03-13 09:02:25

回答 1查看 965关注 0票数 2

我生成了Xilinx aurora8b10b车道核心。除了核心，还有工作示例和宏用于仿真(simulate_mti.do)。当我执行宏时，核心是编译的，但在波形查看器中没有出现信号(错误：# No信号匹配)。

我手动编译核心并执行这个宏：

set XILINX   $env(XILINX)

# Create and map a work directory 
vlib work
vmap work work
vsim -L secureip -L unisims_ver -t ps aurora_example.EXAMPLE_TB aurora_example.glbl -     voptargs="+acc" -GUSE_CHIPSCOPE=0
view wave

#do mti_wave.do
onerror {resume}
quietly WaveActivateNextPane {} 0



add wave -noupdate -divider {aurora_8b10b_v5_2 Core 1}
add wave -noupdate -divider {Core 1 LocalLink TX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_EOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_DST_RDY_N
add wave -noupdate -divider {Core 1 LocalLink RX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_EOF_N
add wave -noupdate -divider {Core 1 Error Detection Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/HARD_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/SOFT_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/FRAME_ERR
add wave -noupdate -divider {Core 1 Status Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/CHANNEL_UP
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/LANE_UP
add wave -noupdate -divider {Core 1 Clock Compensation Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/WARN_CC
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/DO_CC
add wave -noupdate -divider {Core 1 System Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/clock_module_i/PLL_NOT_LOCKED
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RESET
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/POWER_DOWN
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_OUT_CLK
add wave -noupdate -divider {Frame Checker Error Count for Core 1 }
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/ERR_COUNT



add wave -noupdate -divider {aurora_8b10b_v5_2 Core 2}
add wave -noupdate -divider {Core 2 LocalLink TX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_EOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_DST_RDY_N
add wave -noupdate -divider {Core 2 LocalLink RX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_EOF_N
add wave -noupdate -divider {Core 2 Error Detection Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/HARD_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/SOFT_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/FRAME_ERR
add wave -noupdate -divider {Core 2 Status Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/CHANNEL_UP
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/LANE_UP
add wave -noupdate -divider {Core 2 Clock Compensation Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/WARN_CC
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/DO_CC
add wave -noupdate -divider {Core 2 System Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/clock_module_i/PLL_NOT_LOCKED
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RESET
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/POWER_DOWN
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_OUT_CLK
add wave -noupdate -divider {Frame Checker Error Count for Core 2 }
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/ERR_COUNT




TreeUpdate [SetDefaultTree]
WaveRestoreZoom {0 ps} {26705705 ps}
configure wave -namecolwidth 273
configure wave -valuecolwidth 37
configure wave -justifyvalue left
configure wave -signalnamewidth 1
configure wave -snapdistance 10
configure wave -datasetprefix 0
configure wave -rowmargin 4
configure wave -childrowmargin 2
run -all

日志：

wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
# No signals matching
wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_D
# No signals matching

等

我使用verilog，Active-HDL9.1专家(混合语言)，ISE 13.2 COREgen，Xilinx Virtex-5，Standart波形查看器.

我连接了以下库: unisims_ver、unisim、unimacro、VIRTEX5、xilinxcorelib、xilinxcorelib_ver、secureip。

Verilog优化禁用。生成数据到高级数据流启用。访问设计对象-除了“限制读取访问仅设计顶级信号”之外，所有这些都启用。

我在Xilinx.com上读了很多信息，但没有找到答案。

verilog

fpga

xilinx

回答 1

Stack Overflow用户

回答已采纳

发布于 2014-03-17 10:20:31

我找到了一个很好的解决这个问题的方法--使用ISE WebPack和ISE，我创建了一个新项目，连接了一个核心测试平台，开始了模拟，一切都正常工作(在Active-HDL中没有很多设置)。

票数 0

页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持

原文链接：

https://stackoverflow.com/questions/22373634

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