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1
回答
iverilog模拟器如何解释我的
RAM
代码来确定'x‘值?
我尝试了两种不同的
设计
,其中一种输出对我来说很有意义,但我无法解析第二种
设计
的输出。第一种
设计
使out成为一个寄存器,对输出的赋值为时钟: output[15:0] out; out <=
ram
[address]; // clocked assignmentendmodule /
浏览 3
提问于2018-12-29
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1
回答
Mongodb -输入内存或使用缓存
我将创建一个
5
节点的mongodb集群。这将是更多的阅读重比写,并有一个问题,
设计
将带来更好的性能。这些节点只用于mongodb。为了举个例子,假设每个节点都有64 of的
ram
。这是否意味着,只要我的数据小于可用的
ram
,它就像内存中的数据库? 我还读到,完全可以在内存中实现mongodb。如果我的数据是非常动态的(每隔几个小时可以从50 it到75 it),那么理论上
设计
mongodb的方式是否更好?它允许mongodb使用它的缓存(mongo的默认设置)来管理自己,或者最初将mongodb放入内存中
浏览 2
提问于2015-05-25
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1
回答
通过modelsim仅对
设计
的一个子部分进行VCD转储
我有一个很大的
设计
,包括一个测试台,一些测试电路和被测电路本身。我使用modelsim来模拟
设计
,我想要有一个转储的模拟。=>
ram
_r_w,
ram
_ack =>
ram
_rdy, )); reset <= '
浏览 2
修改于2011-08-10
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2
回答
Verilog HDL错误:非法的左侧分配
我正在学习CPU
设计
和基本Verilog。我有一个处理器运行在Fedora 29上的tkgate,我
设计
了一个硬件
RAM
磁盘。我不能测试
RAM
,但已经决定用HDL磁盘代替它。每当我试图模拟电路时,我就会得到错误:module
RAM
_HDL(
RAM
, Data_In, Data_Out, Address, RW); reg [15:0]
RAM</em
浏览 2
提问于2019-02-27
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1
回答
我正在Scala中实现工厂
设计
模式,当我试图访问子类方法时,出现了一个编译错误。
abstract class Computers{ def
RAM
:String } var device="PC" "Hard disk"+" "+storage def
RAM
String) } def main(ar
浏览 1
修改于2022-02-26
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2
回答
这台电脑的电源是什么?
我计划从以下几个部分来构建个人电脑:现在,预算几乎耗尽了这一切。
浏览 0
提问于2015-11-24
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2
回答
使用VHDL语言以编程方式
设计
一个256x8位的64行32列
RAM
在这个项目中,我将
设计
不同大小的
RAM
(256B,8KB,16KB,32KB)等,这些
RAM
必须使用内建自测试进行测试,然后它们应该是repaired.So请给我一个例子,如如何
设计
具有'n‘行和列的
RAM
浏览 4
提问于2013-09-25
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1
回答
为什么我的双向端口只给我的输出,而8'hxx作为输入?
我已经为dataBUs_in和输出dataBus_out
设计
了一个截然不同的输入端口。后来将它们链接到顶部模块中的双向端口。此外,我还尝试在
RAM
设计
中使用两个always块,每个块用于写入和读取。topmodule代码:
ram
_cpu
ram
_cpu_top( .write(top_write), assign top_dataBu
浏览 45
提问于2021-01-20
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3
回答
Android工作室在布局
设计
中获得freez
我有以下PC配置: 所以,我不明白发生这种情况的确切原因?
浏览 4
提问于2016-12-01
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3
回答
我在实现构建器
设计
模式时遇到了一个问题。
我从一个在线视频教程中学习Java的
设计
模式。我已经学习了构建器
设计
模式,我正在尝试实现它所做的事情,但对我来说,它显示了一些错误。帮我解决这些问题。public class Phone { private String os; privatedouble screensize; public Phone(String model, String os, int
浏览 7
修改于2020-07-19
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1
回答
创建一个全局可访问的子电路/信号(Logisim)
我正在Logisim上实现一个单周期处理器,它主要有
5
个子电路(所有复杂的
设计
都用于主电路中)。在主电路中,这
5
个子电路之间将有错综复杂的连接。在第三个子电路中,我使用的是
RAM
,这基本上意味着我访问的寄存器文件。该寄存器文件还在其他各个阶段被访问/编辑。我想知道是否有任何方法,当其中一个阶段更改
RAM
(寄存器文件)中的值时,它在所有子电路(以及主电路中)都会发生变化。我希望我的寄存器文件作为一个通用的
RAM
,以便它是一个单一的实体在整个电路。我试着使用子电路的符号并提供不同
浏览 2
修改于2013-11-16
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1
回答
使用子元素
设计
rest服务的最佳实践
我正在
设计
一个REST服务,它需要创建一个作为子级引用各种其他项的项。该服务提供了作为选项检索可用子级的方法,这些选项可以以键/值对的形式绑定到下拉列表。例如,如果我有一项服务,使用户能够为笔记本电脑指定处理器和
RAM
。有一个方法GET /processors将返回处理器列表,并发布触发对象创建的/laptops。POST /laptops "processor": 123,}{
浏览 4
修改于2015-08-25
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2
回答
带过滤器的eCommerce站点数据库
设计
我正在eCommerce网站上做一个项目,但我想不出如何为它
设计
数据库模式。在这个网站上,将有来自几个类别的产品,每个类别都有一套独特的过滤器。例如:“膝上型电脑”类别有“
RAM
”、“硬盘”、“图形卡”等过滤器,而在“衬衫”类别中,过滤器是“Fabric Type”等等。category--------category_idprice -------product_id
ram
hard_disk
浏览 1
修改于2019-09-24
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1
回答
Macbook Pro 15“vs Macbook Pro 14”
我需要尽快拿起一台设备,我目前的两个选择是:Macbook 14“2013年底retina
5
/4GB
RAM
/ssd我的问题是,如果我得到了2013年的模式,我会承受很大的痛苦吗?
浏览 0
提问于2017-03-15
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1
回答
智能手机产品数据库
设计
及其特点
-----------------------|2 Process Technology 1|3 Lenovo K4现在我想存储特定产品的功能,例如iPhone6s+产品有
ram
= 2GB,屏幕大小=
5
英寸等等.但我想要数据库
设计
的最佳解决方案。
浏览 0
提问于2017-07-02
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5
回答
存储模式的PHP类
我对使用OOP管理商店物品的系统的
设计
有疑问。我创建了具有属性$name和$price的抽象类Product。后来,我创建了扩展产品的Smartphone类。后来,我创建了扩展Product $cpuFrequency和$
ram
属性的类计算机。现在,如果我想创建一个对应于Nexus
5
的对象,那么我必须做什么呢?例如,考虑到这个对象将具有$price = "250"$os="Androi
浏览 5
修改于2014-12-09
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2
回答
使用1,
5
ram
的
ram
正常吗?
nm在Ubuntu10.10上可疑地使用了大约1G的
RAM
。 这是正常行为吗?
浏览 0
修改于2017-04-13
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1
回答
VHDL多源/悬挂信号错误xst:528
downto 0)); PortSTD_LOGIC; D : out STD_LOGIC_VECTOR (
5
downto 0)); endgate
5
: mm1by6
RAM
PORT MAP
浏览 1
提问于2012-10-11
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4
回答
在Verilog中,我尝试使用$readmemb读取.txt文件,但它只在内存中加载xxxxx (不关心)
在了解$readmemb之前,我使用了以下代码:beginin_
ram
[[
5
] <= 32'b00111110_000000000000000000000000;但是这样写100个数字对我来说太累了,所以实现了这样的$readmemb:
浏览 3
提问于2016-05-10
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1
回答
C#控制台应用程序的
设计
我希望构建具有类似htop接口的控制台应用程序(固定控制台
设计
)。这里有一个指向htop控制台
设计
的链接:。我想问如何构建这样的应用程序,因为我只知道C#的Console.Write()方法。但是,我怎么能像htop那样
设计
C#控制台应用程序,所以它有固定的
设计
,例如每1秒刷新一次。所谓固定
设计
,我的意思是,我将在控制台上固定位置,打印出进程名、
ram
用法、应用程序名称等。Console.WriteLine(myProcess.ProcessName+"
RAM</em
浏览 3
修改于2014-02-27
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第 5 页
第 6 页
第 7 页
第 8 页
第 9 页
第 10 页
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