通过modelsim仅对设计的一个子部分进行VCD转储

Question

我有一个很大的设计，包括一个测试台，一些测试电路和被测电路本身。我使用modelsim来模拟设计，我想要有一个转储的模拟。建议我使用以下命令生成转储：

vcd file myvcd1.vcd
vcd add -r /sim_minimips/*

它看起来可以工作，但我想要的是只为测试中的电路生成转储。

我尝试使用相同的命令来指定要考虑的文件的名称：

vcd file myvcd2.vcd
vcd add -r /minimips/*

但生成了以下错误：

Error vsim 3561 No object matching minimips

我不理解这个错误，我也不确定这是否是分离子零件的正确步骤。

有没有人知道怎么做，或者知道我在哪里可以得到一个关于这个值更改转储的像样的简单教程？

我附加了我的测试平台实体：

library IEEE;
use IEEE.std_logic_1164.all;

library std;
use std.textio.all;

library work;
use work.pack_mips.all;

entity sim_minimips is
end;

architecture bench of sim_minimips is

  component minimips is
  port (
      clock    : in std_logic;
      reset    : in std_logic;

      ram_req  : out std_logic;
      ram_adr  : out bus32;
      ram_r_w  : out std_logic;
      ram_data : inout bus32;
      ram_ack  : in std_logic;

      it_mat   : in std_logic
  );
  end component;


  component ram is
    generic (mem_size : natural := 256;
             latency : time := 10 ns);
    port(
        req        : in std_logic;
        adr        : in bus32;
        data_inout : inout bus32;
        r_w        : in std_logic;
        ready      : out std_logic
  );
  end component;

  component rom is
  generic (mem_size : natural := 256;
           start : natural := 0;
           latency : time := 10 ns);
  port(
          adr : in bus32;
          donnee : out bus32;
          ack : out std_logic;
          load : in std_logic;
          fname : in string
  );
  end component;

  signal clock : std_logic := '0';
  signal reset : std_logic;

  signal it_mat : std_logic := '0';

  -- Connexion with the code memory
  signal load : std_logic;
  signal fichier : string(1 to 7);

  -- Connexion with the Ram
  signal ram_req : std_logic;
  signal ram_adr : bus32;
  signal ram_r_w : std_logic;
  signal ram_data : bus32;
  signal ram_rdy : std_logic;

begin

    U_minimips : minimips port map (
        clock => clock,
        reset => reset,
        ram_req => ram_req,
        ram_adr => ram_adr,
        ram_r_w => ram_r_w,
        ram_data => ram_data,
        ram_ack => ram_rdy,
        it_mat => it_mat
    );

    U_ram : ram port map (
        req => ram_req,
        adr => ram_adr,
        data_inout => ram_data,
        r_w => ram_r_w,
        ready => ram_rdy
    );

    U_rom : rom port map (
        adr => ram_adr,
        donnee => ram_data,
        ack => ram_rdy,
        load => load,
        fname => fichier
    );

    clock <= not clock after 20 ns;
    reset <= '0', '1' after 5 ns, '0' after 70 ns;
    ram_data <= (others => 'L');

    process
        variable command : line;
        variable nomfichier : string(1 to 3);
    begin
        write (output, "Enter the filename : ");
        readline(input, command);
        read(command, nomfichier);

        fichier <= nomfichier & ".bin";

        load <= '1';
        wait;
    end process;

    -- Memory Mapping
    -- 0000 - 00FF      ROM

    process (ram_adr, ram_r_w, ram_data)
    begin -- Emulation of an I/O controller
        ram_data <= (others => 'Z');

        case ram_adr is
            when X"00001000" => -- program an interrupt after 1000ns
                                it_mat <= '1' after 1000 ns;
                                ram_rdy <= '1' after 5 ns;
            when X"00001001" => -- clear interrupt line on cpu
                                it_mat <= '0';
                                ram_data <= X"FFFFFFFF";
                                ram_rdy <= '1' after 5 ns;
            when others      => ram_rdy <= 'L';
        end case;
    end process;

end bench;

干杯，Ste

Answer 1

vcd add的最后一个参数是您要添加的信号的设计层次结构路径(使用实例名称)( *表示所有信号，但对于-r信号，它还扩展到您指定的层次结构下的设计的所有级别)。

因此，如果您的minimips是使用实例名i_minimips在sim_minimips中实例化的，那么在(特定的) minimips中添加所有信号及其可能实例化的任何块的正确方法是

vcd add -r /sim_minimips/i_minimips/*

如果您想进一步限制要添加到VCD的项目，可以添加一个或多个参数-in、-inout、-out、-internal或-ports，这些参数仅选择这些类型的项目。或者省略-r以避免进入层级结构--通常的用法是vcd add -ports /sim_minimips/minimips/*，它只添加顶层设计的端口，适用于为许多类型的测试台生成激励。

应该注意的是，vcd add的工作方式与wave add“完全相同”，即对象规范的格式完全相同。因此，向VCD添加项目的最简单方法通常是在Modelsim UI中将它们添加到wave中，从脚本复制粘贴命令，然后简单地将wave add更改为vcd add。

此外，文件名在这里并不重要，只有设计本身的结构。例如，如果您有如下内容：

entity sim_minimips is
    port (
        -- ...
    );
end sim_minimips;

entity minimips is
    port (
        -- ...
    );
end minimips;

architecture tb of sim_minimips is
    component minimips
        port (
            -- ...
        );
    end component;
begin
    I_MINIMIPS: minimips
        port map (
            -- ...
        );
end architecture tb;

在本例中，minimips实例的路径为/sim_minimips/I_MINIMIPS/。