搜索 - 腾讯云开发者社区-腾讯云

文章/答案/技术大牛

发布

2回答

如何思考数字电路设计

如何以抽象的方式思考数字逻辑芯片的设计？不或多路复用16位注释16位或8路或我试着将真值表转换为规范符号，但最终得到了一个巨大的混乱。使用规范表示法对于“较小”的芯片工作得很好，但现在非常复杂。我如何才能考虑用一种不涉及将随机芯片拼凑在一起的方式来组装一个“复杂”的芯片呢？我并不是真的对四路多路复用器的16位部分感到困惑。我计划在一个数组中使用一堆四路Muxes。4路多路复用器是我喜欢的部

浏览 0提问于2011-10-17得票数 4

回答已采纳

1回答

除了电路设计，你还能用VHDL做什么？

除了电路设计之外，有没有用VHDL (可能还有其他语言)写的有趣的项目？

浏览 1修改于2012-01-08得票数 0

回答已采纳

2回答

面向程序员的电路设计书籍

我需要一本教电路设计的书，这本书在编程微控制器时会很有用。通常，当我加入一个项目时，在我可以开始将任何逻辑编程到微控制器中之前，需要将其集成到带有电源、传感器等的电路中。

浏览 3提问于2009-08-27得票数 3

回答已采纳

1回答

6操作ALU有组合电路设计吗？

我正试图用VHDL创建一个ALU，我很难实现其中的几个操作。我已经实现了加、减和或操作，但是我想知道如何实现逻辑移位操作？ALU是32位，但任何设计都将不胜感激。

浏览 2提问于2014-02-03得票数 1

回答已采纳

1回答

在Moore电路设计中，输出不同步变化。

我在设计一台摩尔控制交通灯的机器。 always @(negedge resetn or posedge clk) begin state <= S0; case ( state ) S1 : state <= S2;

浏览 0修改于2020-09-29得票数 1

回答已采纳

2回答

我应该消除逻辑电路设计中的输入吗？

我们被告知要简化，然后为简化绘制逻辑电路设计。然而，当我简化后，我最终消除了其他输入，并以我还有另外一个问题，就是有4个输入，当我简化后，我得到了3个输入。

浏览 3修改于2014-03-12得票数 1

回答已采纳

2回答

输出二进制输入平方的电路设计

因此，在我的数字逻辑课程中，我们被要求设计一个有3个输入的组合电路，以及一个产生二进制输入的平方的输出。我假设她的意思是输入是3位二进制数0-7。在描述解决方案时，她提到了3个一般步骤: 1.找到真值表，2.推导函数和3.简化

浏览 0修改于2015-06-03得票数 0

1回答

基于verilog的低功耗电路设计及不同输入序列的功率计算

我想用verilog实现以下电路。FA为全加器电路，梯形为mux。我不知道如何在电路中添加这种功率门控pmos。另外，我还想综合一下Synopsys设计视觉中的电路，并计算当应用程序为0和1时的功率差异。任何帮助都是徒劳无功。法哈纳

浏览 2提问于2016-05-04得票数 0

回答已采纳

1回答

如何推导出全1位加法器电路设计的异或变体？

我试图找出如何在一个完整加法器中找到求和的简短版本，从真值表中我得到了这个DNF：其中A = A，B = B和C = CInA XOR B XOR C谢谢!

浏览 1提问于2014-02-20得票数 0

回答已采纳

1回答

用于集成电路设计的VHDL综合查询(非FPGA)，特别是在变量分配的情况下

如果对于给定的进程，我声明了一个变量(假设一个1位变量，variable temp : std_logic;)，那么如果给定的条件返回true，我可以为该变量赋值吗？temp:= '1';

浏览 1修改于2017-04-22得票数 3

回答已采纳

1回答

为什么我的4位二进制半加器电路设计在LOGISIM中显示不兼容的宽度？

我试图使用logisim创建一个半加器电路来计算两个4位二进制数，但不知何故，Logisim告诉我，我的宽度不兼容，因此我必须更改每个单独组件的位宽度，包括假定为1位的进位输出(显示进位1或进位0)。现在我知道我的输出必须至少有4位的长度，我需要额外的位作为进位，但是即使我按照Logisim希望的方式改变了长度，我的设计也不再起作用。

浏览 1修改于2020-02-19得票数 0

1回答