为什么我的4位二进制半加器电路设计在LOGISIM中显示不兼容的宽度？

Question

我试图使用logisim创建一个半加器电路来计算两个4位二进制数，但不知何故，Logisim告诉我，我的宽度不兼容，因此我必须更改每个单独组件的位宽度，包括假定为1位的进位输出(显示进位1或进位0)。现在我知道我的输出必须至少有4位的长度，我需要额外的位作为进位，但是即使我按照Logisim希望的方式改变了长度，我的设计也不再起作用。

Half adder of a 2 four bit binaries

Answer 1

这很简单，因为AND门上的输入宽度是1位。你不能让4位的输出变成1位的输入。