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我的VHDL测试平台使用了一些特定于VHDL'2008的特性，但是，取决于我到底在测试什么或者我所使用的仿真软件，它不能总是在VHDL'2008中编译。为了解决这个问题，我创建了两个版本的testbench：
轻型的，所有的VHDL'2008行删除，编译在VHDL'93。有没有办法合并这两个文件，并仍然用VHDL'93编译结果？
浏览 6提问于2015-07-20得票数 2
我在用VHDL做一个时钟分频器。->Although通常的数学我知道，不要真的堆叠<-- VHDL大师请浮点！我认为这个问题可以通过纯数学来解决，但它是针对VHDL应用的，所以才有了这篇文章。process语句使数学计算更加混乱。
没有等待语句，请，这是完全不现实的可定义。
浏览 0修改于2016-02-05得票数 1
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如果您有一个类似这样的进程，例如：if (var = '1') thenend if;
//do somethingend process;下面的代码会和上面的代码做完全一样的事情吗？if (var = '1') thenend if;
浏览 0提问于2012-05-20得票数 1
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我用VHDL写了一个读取这个文件的代码。现在我想将这些浮点数转换成IEEE格式(32 bir或64位)。有没有我可以用来工作的图书馆？或者在VHDL中有任何代码。
谢谢
浏览 1提问于2012-10-15得票数 2
1回答
有人能帮我提个VHDL问题吗？我正在尝试一些实用的结构编程，并想从一个简单的半加法器开始。g2 : and_2 port map (a, b, c);
我正在使用Quartus II设计软件，在运行测试时我一直收到以下警告：
Error (10482): VHDL
浏览 0提问于2015-10-29得票数 1
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3回答
有人能解释为什么在编写VHDL时的黄金法则是if-then-else语句必须在一个进程中。是不是因为在进程内部，语句是按顺序执行的，而在外部则不是。
浏览 1修改于2012-09-22得票数 7
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对于一个类，我被要求编写一个VHDL语言程序，它接受两个整数输入A和B，并用A+B替换A，用A-B替换B。我编写了以下程序和测试平台。它完成了实现和行为语法检查，但不会模拟。
浏览 9提问于2012-04-02得票数 4
3回答
我正在尝试在VHDL中使用无符号整数，并定义好位宽。看起来VHDL并不像我那样试图给这些类型赋值，定义如下：但是在我的IDE (Quartus)中，我得到了一个抱怨
浏览 0提问于2014-03-18得票数 7
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我一直在阅读这里的各种问题，因为我正在学习VHDL，并一直在寻求改进。然而，这条评论让我很好奇：
在我大学里简短的VHDL课程中，我被告知分离进程是分离同步方面的最好形式。
浏览 0修改于2017-05-23得票数 3
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我对这段代码有意见。理论上，它应该将我的50兆赫信号转换为36 the，但是当我运行模拟时，结果是ir_38khz没有得到任何未分配的值。library IEEE;use IEEE.STD_LOGIC_UNSIGNED.ALL; Port ( clk50 : in STD_LOGIC; ir_38khz : ou
浏览 1修改于2019-09-23得票数 2
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我对总是发送U的vhdl实体的输出有问题。我看了各种论坛，但我找不到解决方案。
这是我写的vhdl代码。
浏览 3修改于2017-08-30得票数 0
2回答
我是VHDL的新手，通过使用不同的IP核(由不同的提供商提供)可以看到，有时它们会根据它们所占用的空间或时间限制而有很大的不同。我想知道在VHDL中是否有优化的经验法则(例如，像C中的那样；展开循环，等等)。
浏览 1修改于2015-03-13得票数 2
2回答
VHDL图灵完成了吗？我的理解是，VHDL创建了一个寄存器机器，而没有任意RAM的寄存器机器并不是图灵完整的。
这个准确吗？对于无法在寄存器机器中解决的问题，是否有一种标准的方法--使用VHDL之外的RAM，并通过VHDL进行管理？
浏览 0提问于2014-10-30得票数 6
1回答
我必须用XILINX编写一个VHDL程序，用于以下表达式：这是我的第一个VHDL程序之一，所以我对语法感到不舒服。请帮我做这个节目。
浏览 3修改于2013-10-01得票数 0
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