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回答
如何找出您在tcl脚本中使用的
Synplify
版本
我喜欢在
Synplify
中启动一个Tcl脚本。根据
Synplify
的版本,它应该做不同的事情。但是我怎样才能在脚本中找到
Synplify
的哪个版本呢?有什么变量吗? 谢谢你,凯
浏览 5
修改于2011-08-10
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1
回答
Yosys和
Synplify
兼容元素
我想写verilog,可以使用yosys (首选)或使用
Synplify
的Lattice Radiant工具链(例如,从Lattice加密IP所需)来合成。
浏览 6
修改于2019-10-25
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回答
关于
Synplify
VHDL (从Xilinx ISE导入的代码)
我开始使用Synopsys
Synplify
。导入我的Xilinx ISE项目(完全正常工作)。to_integer“我可以做些什么来将此片段用于
Synplify
浏览 2
修改于2011-11-29
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1
回答
如何使用
Synplify
生成比特流(.bin)文件
我使用的是
Synplify
版本9.6.2有人知道这样做的过程是什么吗?
浏览 1
提问于2012-06-26
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回答
Synopsys
Synplify
Pro合成在使用“`”时失败
当我试图使用这样的构造时,我的合成失败了。`define rd(LOMIC) `def``LOMICwire lod = `rd(LOMIC);E CS231 Unknown macro def VDF_TOP.v (368) syntax.log (13) 09:14:32 Thu Dec 06 Synthesis Check E CS234 expecting identifier immediately following back-quote (`) VDF_TOP.v (36
浏览 3
修改于2018-12-07
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1
回答
Synplify
:不支持foo的非常数数据的异步加载。
在试图使用
Synplify
Pro (格子版)编译和综合我的VHDL设计时,我会收到以下错误和警告:我已经研究过重置分发树和相关内容,认为它可能对我有帮助,但我不完全确定这是造成这个问题的原因。也许这里的任何人都有线索,或者至少在
Synplify<
浏览 0
提问于2016-08-24
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1
回答
当我使用to_integer访问常量数组时,
Synplify
会修剪我的寄存器。(VHDL)
Data_Out_SDa : process (SCl, IntReset) is begin -- process Data_Out_SDa IntSDa := 'Z'; elsif SCl'event and S
浏览 0
修改于2013-05-16
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2
回答
(shell script - qsub)等待提交的作业完成,然后再执行下一个命令
下面是我的shell脚本的样子:qsub
synplify
.csh...在这里,
synplify
.csh作业已在服务器上提交,但尚未完成。并且它为执行第二行扫清了道路。因此,在处理第一个作业时执行第二行。我希望在作业完成后执行第二行。
浏览 0
修改于2021-04-27
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1
回答
自由SoC时间约束(*.sdc)差分
在设计RTL之后,我创建了my_design.sdc文件(用于限制时钟、输入/输出延迟、.)使用
Synplify
pro.当约束是正确的,我点击合成和我得到另一个my_design_sdc.sdc文件自动Q3:如果是这样的话,如果SmartTime的命令与
Synplify
不同,那么如何确保约束之间的关系是相同的呢?objectList} .]多路复用器-禁用set_multicycle_path n循环-setup -from from_list -to to_list 另外,
Synplify
浏览 0
修改于2018-04-12
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2
回答
案子?VHDL2008匹配case语句
Synplify
只接受第一个。case_statement ::= case [ ?
浏览 3
修改于2020-01-25
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回答
Verilog宏展开
是否有任何工具(如ncverilog、VCS、
synplify
、vivado等)?它允许您看到Verilog或SystemVerilog宏的扩展输出?
浏览 1
提问于2013-10-15
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回答
在综合前/综合后用ModelSim模拟VHDL语言设计时有条件地使用库
要添加这些属性,我必须包括
Synplify
库:在文件顶部,然后按如下方式定义该属性:ATTRIBUTE/DATAGEN.vhd(20): (vcom-1598) Library "
synplify
" not found. 我认为这个问题是因为预合成仿真不应该使用这个库。
浏览 3
修改于2019-07-19
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1
回答
如何在Microsemi/Actel Libero中创建触发器的相对位置?
看过"Synopsys FPGA
Synplify
Pro for Microsemi : Attribute Reference“之后,我找到了与RLOC直接等价的"alsloc”。
浏览 1
修改于2015-12-21
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1
回答
如何强制合成器使用RAM块来存储数据- VHDL
synplify
pro是合成器。
浏览 4
提问于2015-05-08
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1
回答
FPGA综合一个时钟门控单元到一个LUT,不是LDCE +和?
我看了Vivado的网表示意图,发现
synplify
将时钟门控单元合成为一个LUT6单元: 这不是一个无故障的门控单元!这就是函数失败的原因!
浏览 2
修改于2018-04-03
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3
回答
Verilog变量可以被赋予always块的局部作用域吗?
result <= sum_temp; end(ModelSim似乎可以接受这一点,但
Synplify
浏览 0
修改于2014-09-16
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1
回答
Chisel3:固定优先级仲裁器中的错误组合循环
雕刻源反映了下面电路的Verilog实现,当在Synopsys
Synplify
中合成时,不会报告任何组合环路。
浏览 8
修改于2017-07-20
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2
回答
VHDL通用比较与合成
synplify
for Libero:@E: CD289 :期待常量表达式谢谢。
浏览 8
修改于2017-03-24
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回答
在合成中超出循环迭代限制,但在模拟中未超出
当我尝试使用
Synplify
Pro综合代码时,我得到一个错误:"E CS162循环迭代限制超过4000 -在循环构造loop_limit 1.v(11)之前添加'//合成test8000‘“ 错误指向循环的条件
浏览 25
提问于2019-03-17
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回答
在合成工具中,“为tp.zf定义的用户指定的初始值被忽略”是什么意思?
基本上,此
Synplify
输出意味着什么:@W: FX1039 :"c:\sftp_root\x002\tinyproc.v
浏览 0
提问于2018-05-10
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