自由SoC时间约束(*.sdc)差分

Question

在设计RTL之后，我创建了my_design.sdc文件(用于限制时钟、输入/输出延迟、.)使用Synplify pro.当约束是正确的，我点击合成和我得到另一个my_design_sdc.sdc文件自动。如果我右键单击第一个，我可以选择“用于合成”和“用于编译”的my_design_sdc.sdc文件。我不明白的是，哪个文件是用于什么的，因为在编译、放置和路由之后，还有SmartTime软件来获取my_design_sdc.sdc文件。

Q1:这两个文件之间有什么关系？

Q2:是否必须两者都在完整的链(RTL设计到编程)？

Q3:如果是这样的话，如果SmartTime的命令与Synplify不同，那么如何确保约束之间的关系是相同的呢？

综合多循环约束定义：

set_multicycle_path -start\-end -through {objectList} [-through {objectList} .]多路复用器-禁用

SmartTime多循环约束定义：

set_multicycle_path n循环-setup -from from_list -to to_list

另外，Synplify使用define_clock命令来定义时钟约束，SmartTime使用create_clock。这只是几个不同之处。

我在用：

• Libero SoC v11.8 sp2 (在经典约束流视图中)
• IGLOO2

Answer 1

Q1: synplify自动生成一个智能时SDC文件，该文件基于您给Synplify的时钟设置。这样你就不用定义所有的时钟两次了。正如您已经知道的，Synplify和Smarttime需要稍微不同的SDC文件。

Q2:取决于您的项目。通常，您要为Synplify创建一个SDC文件，基本上只包含时钟信息。然后，您从synplify获取自动生成的SDC，并将其与第三个SDC一起交给“编译”步骤，其中定义了所有输入/输出延迟、错误路径等等。

Q3:这就是自动生成的文件的用途。它允许您在一个SDC文件中定义所有时钟设置。

请记住，您提供的SDC信息通常并不是非常重要。有时，它只会帮助Synplify进行稍微更好的区域/速度优化调用。提供给编译步骤的SDC文件是关键文件。在这里，您的时钟、输入/输出延迟和错误路径必须100%正确。

顺便说一句:多循环路径基本上是一种“专家级机制”。很难找到正确的答案。这是在适当的设计中很少使用的东西。然而，他们的功能经常被误解和滥用，造成不稳定的设计。在所有类似的情况下，多循环路径约束不是您应该在设计中使用的东西。