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我发现SpinalHDL有来描述一个相当复杂的fsm。我想知道是否有可能在Chisel中构建FSM库(就像SpinalHDL所做的那样)？附注：我对scala不太熟悉.️
浏览 16提问于2022-02-27得票数 0
我想在SpinalHDL中创建一个三元条件，作为Verilog中的一个三元赋值： 例如： wire my_condition = (this == that);
val myTernaryWire = myCondition ?
浏览 9修改于2020-08-16得票数 1
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我有一个写敏感型APB寄存器，它将推入具有时钟域交叉的FIFO。我想我会写： val myFlow = Flow(...)val myFifo = StreamFifoCC(...)
myFifo.io.push << myFlow 但是<<操作符需要一个流，所以会发生类型错误。
浏览 15修改于2019-12-12得票数 0
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我一直在玩弄SpinalHDL及其SoC和模块，但遇到了一个普遍的问题--几乎所有使用FSM的代码都无法工作。我把这个问题告诉了Yosys，当它检测到FSM时，它会做一些奇怪的事情。下面是一个简单明了的Verilog (由SpinalHDL生成)，它不能按预期工作，除非您将FSM状态寄存器" state“与( fsm_encoding = "none”)属性合并。这样做可以使它工作良好，但这绝对不是一个解决方案，因为您不能修改现有Verilog的调色，我也找不到一种方法让SpinalHDL做到这一点。我已经在Sp
浏览 7修改于2020-11-29得票数 0
我想使用SpinalHdl来使用两个静态内存区域作为一个vexriscv。
很少有使用SpinalHdl和Scala的经验，所以我可能忽略了一些细节。
浏览 3提问于2022-10-06得票数 0
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我计划使用SpinalHDL来实现连接自动化。我们有一堆不能/不会转换为SpinalHDL的IP，其中大部分是混合信号。正因为如此，我有些情况下，额外的信号信息将允许我进一步自动化的设计过程。
浏览 5提问于2020-01-05得票数 0
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附注:如果您需要更多上下文，https://github.com/SpinalHDL/VexRiscv/issues/215是:) 提前感谢
浏览 20提问于2021-10-23得票数 0
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我得到了
[error] /home/bellandi/Projects/VHDL/spinalhdl_experiments/src/main/scala/spinal/msk/lib/pkg/RegisterCls.scala
浏览 7修改于2019-08-27得票数 0
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我用的是SaxonSoc https://github.com/SpinalHDL/SaxonSoc。这意味着，我可以访问硬件描述和模拟波形。
我正在试着理解为什么这个小测试不起作用？
浏览 1修改于2022-01-11得票数 0
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