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来自专栏OpenFPGA
cocotb初探
在仿真完成后，能够自动汇总测试结果：写在最后之所以探索下cocotb，主要原因是虽然SpinalHDL测试框架和cocotb差不多，但目前SpinalHDL尚未集成对VCS仿真器的集成而在做FPGA设计时，若代码里集成了Xilinx/Altera的IP，那么在SpinalHDL的框架里就没办法进行仿真了，而cocotb则是一个不错的选择（若可以选，我仍选SpinalHDL，设计仿真一条龙，当然现在也可以，对于Mem、FIFO等常用IP SpinalHDL还是有提供的，或者我们自己按需定制实现IP也可以的，SpinalHDL写IP简直不要太爽）。
2.7K10发布于 2021-10-18
来自专栏OpenFPGA
IC技术圈期刊 2021年第3期
似猿非猿的FPGA 时钟域“定制” #FPGA #SpinalHDL 聊一聊在SpinalHDL里时钟域中时钟的定制与命名。似猿非猿的FPGA 与其在一起纠缠，不如“一别两宽” #FPGA #SpinalHDL 在SpinalHDL里，其lib库处处可见Stream的身影，而在常用的逻辑设计里，尤其接口的处理中，握手信号的处理也是老生常谈的话题而在接受设计里，SpinalHDL中的“一别两宽”式设计方式，着实让我赞同。
96840发布于 2021-04-07
来自专栏数字芯片
数字IC设计 | 入门到放弃指南
SpinalHDL、Myhdl等 SpinalHDL和Chisel师承一脉，都是基于Scala来进行电路描述。 SpinalHDL资料： https://spinalhdl.github.io/SpinalDoc-RTD/master/index.html SystemVerilog/SystemC ：这两种语言都是为了验证而存在的
3.2K33编辑于 2022-04-06
来自专栏ExASIC
用spinal生成了一个计数器
下载示例代码 hg clone https://codeload.github.com/SpinalHDL/SpinalTemplateSbt 2. 等待一会，在SpinalTemplateSbt-master目录就可以找到 MyTopLevel.v 来看看生成的Verilog // Generator : SpinalHDL v1.6.4
54230编辑于 2022-03-29
来自专栏ExASIC
几种自动生成verilog代码的方法
第六种：利用DSL来编写代码比如SpinalHDL（ https://thucgra.github.io/SpinalHDL_Chinese_Doc ）、Chisel（ https://www.chisel-lang.org
87410编辑于 2024-11-23
来自专栏OpenFPGA
优秀的 Verilog/FPGA开源项目介绍（三十六）-RISC-V（新增一）
❝https://github.com/openhwgroup/cva6 4、VexRiscv 用 SpinalHDL 编写的 RISC-V 实现。关于Spinal，可以查看《从Verilog到SpinalHDL》。 ❝https://github.com/SpinalHDL/VexRiscv 以上几个小项目都适合了解和入门RISC-V，简易是最大的特点，最主要的是都可以在FPGA开发板上运行，而且对FPGA要求也不高特征：对verilog、vhdl、chisel 和spinalHDL 的完整语言支持。
8.6K25编辑于 2023-02-14
来自专栏OpenFPGA
优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V
❝https://github.com/openhwgroup/cva6 4、VexRiscv 用 SpinalHDL 编写的 RISC-V 实现。关于Spinal，可以查看《从Verilog到SpinalHDL》。 ❝https://github.com/SpinalHDL/VexRiscv 以上几个小项目都适合了解和入门RISC-V，简易是最大的特点，最主要的是都可以在FPGA开发板上运行，而且对FPGA要求也不高特征：对verilog、vhdl、chisel 和spinalHDL 的完整语言支持。
5.4K20发布于 2021-10-18
来自专栏OpenFPGA
开源的Bluespec SystemVerilog (BSV)语言表现如何？
代码如下： ❝https://github.com/mocapapa/SpaceInvaders_BSV_Ultra96v2 ❞ 对于这一“语言”，其发展肯定会在某一方面有突出优点，之后才能被慢慢接受，类似SpinalHDL
1.4K50编辑于 2023-08-30
来自专栏安富莱嵌入式技术分享
《安富莱嵌入式周报》第351期：DIY半导体制造，工业设备抗干扰提升方法，NASA软件开发规范，小型LCD在线UI编辑器，开源USB PD电源，开源锂电池管理
11、端到端的开源RISC-V微控制器，无需依赖任何专有软件 https://github.com/aesc-silicon/ElemRV 该项目提供了一个端到端的开源RISC-V微控制器，完全采用SpinalHDL
68810编辑于 2025-10-17

cocotb初探

IC技术圈期刊 2021年第3期

数字IC设计 | 入门到放弃指南

用spinal生成了一个计数器

几种自动生成verilog代码的方法

优秀的 Verilog/FPGA开源项目介绍（三十六）-RISC-V（新增一）

优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V

开源的Bluespec SystemVerilog (BSV)语言表现如何？

《安富莱嵌入式周报》第351期：DIY半导体制造，工业设备抗干扰提升方法，NASA软件开发规范，小型LCD在线UI编辑器，开源USB PD电源，开源锂电池管理

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