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回答
编辑由
Qsys
生成的顶级verilog组件
在Quartus合成之前,可以修改
Qsys
生成的Verilog吗? 我在
Qsys
下设计了一个组件。我在Quartus (14.0)项目下添加了design.
qsys
文件,并选择它作为顶层。
Qsys
生成一个verilog顶级组件,名为sign.v,但是如果我修改它,Quartus将在合成项目时删除我的修改。
浏览 1
提问于2015-01-29
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回答
无法用
Qsys
编译我的系统
当试图按照本文档中的说明组装系统时,我会收到以下错误消息:Error: System.leds.avalon_slave_0: Interface must have an associated r
浏览 1
修改于2014-09-15
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回答
在
QSYS
库以外的as400中创建USRPRF
如何在AS400中创建除
QSYS
库之外用户配置文件。AS400是否允许用户创建
QSYS
以外用户配置文件或
QSYS
是在AS400/IBMi中创建用户配置文件的默认库。
浏览 2
提问于2016-06-16
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1
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QSys
可以通过自定义组件恢复,生成IP吗?
我有一个定制的
QSys
组件,它实例化了两个Altera。Altera也以.
qsys
文件的形式出现。是否有可能让
Qsys
通过我的自定义组件并为我生成实例化的IP?
浏览 1
提问于2016-04-04
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1
回答
如何在
Qsys
中生成SPI核心?
我在
qsys
中生成SPI主核心时遇到了一些问题。
浏览 4
提问于2016-06-20
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1
回答
视图定义为空(
QSYS
.QADBXREF.DBXDFN)
在
QSYS
.QADBXREF中,我可以看到我们所有的视图,但对于其中的一些视图,视图定义(DBXDFN)是空的。 视图工作得很好,所以我假设这个定义存在于某个地方。有人能帮我定位吗?
浏览 6
修改于2017-08-30
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回答
更改
Qsys
设计以运行最新版本的uClinux
我在
Qsys
中使用一个来运行uClinux v2.6。我想运行一个较新的Linx,但是wa告诉我必须更改
Qsys
设计并添加另一个计时器,因为使用两个定时器。这是正确的吗?
浏览 4
提问于2017-03-28
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1
回答
使用
qsys
2.qcmdexc但切换用户
我可以使用
qsys
2.qcmdexc获取命令,但我需要一种方法将用户从iSeries切换到适当的“真正用户”(我在web应用程序中有他们的用户名)。
浏览 1
提问于2015-03-07
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2
回答
查询
QSYS
2.SysTables返回错误“令牌;无效”
对于ex: select查询不工作:客户端收到以下错误消息: IBM DB2 for i5/OS SQL0104 -SQL0104;有效令牌
浏览 6
修改于2013-05-07
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1
回答
更新db2 as400的
qsys
2视图
我们可以用sql更新视图
qsys
2.SCHEDULED_JOB_INFO吗?我想创建一个程序,自动安排作业与给定的日期
浏览 16
提问于2020-11-26
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回答
表(
QSYS
2.GET_JOB_INFO(‘*’))可以交互访问吗?
通读了一篇关于DB2增强的文章,我想知道为什么无法从Interactive SQL运行
浏览 8
提问于2017-02-23
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1
回答
利用
Qsys
寻找Altera到FPGA自定义构件集成指南
我正在寻找HPS到FPGA自定义组件集成指南使用
Qsys
。我有De0纳米SoC板。我是SoC编程的新手。我仍然找不到一个材料或指导HPS自定义VHDL或Verilog组件集成。Avalon接口规范pdf,ARM_A9_intro_intelfpga pdf,Intel_FPGA_Monitor_Program_ARM pdf,Nano
qsys
组件pdf,Using_GIC
浏览 10
提问于2017-04-04
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1
回答
枚举
QSYS
.LIB内所有库中的对象
关于表(包括PF-SRC、LF等的PF),
QSYS
2.SYSTABLES中有非常详尽的信息。
浏览 20
提问于2018-05-28
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回答
Qsys
中一个外围设备中的多个中断发送器
使用
Qsys
(Quartus II x64 15.0.1Build 150),我制作了一个Nios2 2/e和几个标准外围组件的系统。我还添加了我的自定义组件与一个MM-从和两个中断发送者。
Qsys
没有报告任何错误或警告,但随后我尝试使用New2000Nios2BSP项目向导在Eclipse中创建BSP项目。“那么,如果您有Nios2/e连接到自定义外围设备1 MM-从和几个中断发送者怎么办?实际上,可以生成
qsys
和B
浏览 4
修改于2015-10-08
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5
回答
Altera
Qsys
和带有std_logic_vector数组的顶级实体
当我尝试使用Altera
Qsys
工具将组件添加到我的库中时,我得到以下错误: Error: Verilog HDL or VHDL XML Interface error at my_entity.vhd
浏览 4
修改于2014-09-16
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2
回答
使用SQL将json文件发送到IBM System i和
QSYS
2.IFS_WRITE上的IFS
BEGIN PATH_NAME =>'/myIFSdir/testout.txt', CALL
QSYS
2BEGIN PATH_NA
浏览 4
提问于2021-09-22
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1
回答
如何使用
Qsys
中创建的新组件将多个信号向量化/分组
在
Qsys
中,我使用了12个输入并行口(让我们将它们命名为pio1到pio12),每个端口是12位。这些并行口从Quartus示意图中的vhdl块获取值。我使用这个pio_helper.vhd文件在
Qsys
中创建了一个新组件,entity pio_helper is pio1 : in std_logic_vector
浏览 4
修改于2015-04-08
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1
回答
两个主组件控制相同的从(地址分配),Intel Quartus Prime Platform Designer (
Qsys
)
我正在做一个使用DE1-SoC (FPGA + ARM皮层A9)的项目.您可以看到设计的一部分(
Qsys
,platform designer) 一个片上存储器(RAM,image_memory)正在被两个不同的主设备所掌握
浏览 3
提问于2018-09-13
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2
回答
使用Db2将IBM i
QSYS
2.IFS_WRITE的SQL输出以XML格式写入IFS
FirstName> </Employee></root>CALL
QSYS
2LastName></Employee></EmployeeList></root>'); 但是,如果我像这样将select和IFS写入组合在一起,就会得到一个
浏览 9
修改于2022-08-04
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1
回答
有没有一种方法可以使用SQL获取RPG程序的内容?
因此,我有一个查询来列出我们的RPG程序:FROM ,LATERAL (SELECT * FROM TABLE(
QSYS
2.OBJECT_STATISTICS(SCHEMAS.SCHEMA, 'PGM')) X) AS PROGRAMS LEFT JO
浏览 0
提问于2020-02-19
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