编辑由Qsys生成的顶级verilog组件

Question

在Quartus合成之前，可以修改Qsys生成的Verilog吗？

我在Qsys下设计了一个组件。我在Quartus (14.0)项目下添加了design.qsys文件，并选择它作为顶层。

Qsys生成一个verilog顶级组件，名为sign.v，但是如果我修改它，Quartus将在合成项目时删除我的修改。

我想修改顶部组件导出一些在fpga上的avalon信号I/O (芯片选择和写入)，以看到它在我的示波器。

Answer 1

好吧，我找到解决办法了。事实上，我选择了design.qsys作为顶层。这样做可以重新生成所有的HDL代码。为了避免这种情况，添加design.qip是一种更好的方法。这个文件可以在目录下找到:design/合成/sign.qip。