如何使用Qsys中创建的新组件将多个信号向量化/分组

Question

在Qsys中，我使用了12个输入并行口(让我们将它们命名为pio1到pio12)，每个端口是12位。这些并行口从Quartus示意图中的vhdl块获取值。在原理图bdf中，我可以从nios系统符号中看到pio1到pio12，以便将这些pio连接到bdf中的其他块。

我的问题是，如何将这些pio1向量化为pio12？与其看到来自Nios系统符号的所有12个pio的一行一行，不如做些什么来分组所有这12个pio，这样我就只能看到一个而不是12个？从我看到的一个pio中，我可以将其命名为pio1. 12，第一个括号表示pio1到pio12，第二个括号表示位1到bit 12，因为每个并行口都有12位。

我使用这个pio_helper.vhd文件在Qsys中创建了一个新组件，

pio_helper.vhdl文件如下：

entity pio_helper is 

port(
pio1 : in std_logic_vector(11 downto 0);
pio2 : in std_logic_vector(11 downto 0);
pio3 : in std_logic_vector(11 downto 0);
pio4 : in std_logic_vector(11 downto 0);
pio5 : in std_logic_vector(11 downto 0);
pio6 : in std_logic_vector(11 downto 0);
pio7 : in std_logic_vector(11 downto 0);
pio8 : in std_logic_vector(11 downto 0);
pio9 : in std_logic_vector(11 downto 0);
pio10 : in std_logic_vector(11 downto 0);
pio11 : in std_logic_vector(11 downto 0);
pio12 : in std_logic_vector(11 downto 0);
piomerge : out std_logic_vector(143 downto 0)
);

end pio_helper;       

pio_helper的体系结构行为是

begin    

piomerge(11 downto 0) <= pio1;
piomerge(23 downto 12) <= pio2;
piomerge(35 downto 24) <= pio3;
piomerge(47 downto 36) <= pio4;
piomerge(59 downto 48) <= pio5;
piomerge(71 downto 60) <= pio6;
piomerge(83 downto 72) <= pio7;
piomerge(95 downto 84) <= pio8;
piomerge(107 downto 96) <= pio9;
piomerge(119 downto 108) <= pio10;
piomerge(131 downto 120) <= pio11;
piomerge(143 downto 132) <= pio12;

end behavior;

我犯了以下错误，我没有几个问题：

1. 我想我不会有时钟和重置信号，因为这纯粹是数据传输。
2. writebyteenable_n出现12次(只允许一次)，但我要做12次pios...what更改？

警告: avalon_slave_0:信号writebyteenable_n出现12次(只允许一次)错误: avalon_slave_0:接口必须有关联的时钟错误: avalon_slave_0:接口必须有关联的重置错误: avalon_slave_0:接口必须有关联的时钟。

Answer 1

您看到的警告和错误是因为您尚未将此连接定义为导管导出，因此信号被配置为avalon从信号。

在Qsys中编辑组件、信号选项卡并将信号设置为conduit_end，然后在下一个选项卡中单击“移除悬空连接”按钮。这可能解决您的问题与警告和错误。

关于引脚分组的问题，我不知道是否可以这样做。