回答情况：
提问时间：
问题标签：
我有一个用于顺序逻辑网络的简单Verilog代码。它由一个设计和一个testbench文件组成；它编译，但是运行时间太长了。我不知道为什么；除了clk之外，我没有在其中放任何循环。也许我在使用二进制数字时有一些语法错误。我使用在线EDA游乐场软件运行它；我没有在Xilinx上试用它。
设计档案： input clk, input ce, output z);
浏览 4修改于2021-11-17得票数 2
回答已采纳
我已经尝试过myHDL手册中关于EDAPlayground.com的以下代码，但是它没有为我打印任何东西。有人能告诉我为什么吗？以及如何解决这个问题？
我在网站上的配置在这里概述。
浏览 3修改于2018-05-14得票数 2
回答已采纳
它在我的代码中有一些错误，但是我找不到我的代码的任何错误。EDA游乐场说：
forever #5 clk = ~clk;
浏览 1修改于2022-04-08得票数 2
我正在尝试执行代码@ https://www.edaplayground.com/x/e2Pe。代码似乎没有错误。
浏览 577修改于2021-09-23得票数 1
我正在使用EDAPlayground在Verilog中做一个Multiple4x1，但是我仍然会看到testbench错误，我不知道为什么。 error VCP2000“语法错误。
浏览 3修改于2020-10-08得票数 2
回答已采纳
不知何故，EDAplayground Altera 10.1d由于未知的原因需要额外的时钟周期，而我的Modelsim DE 10.2c / 10.4则不需要。我想知道这是否正确。
浏览 3修改于2018-05-14得票数 3
回答已采纳
请在edaplayground上找到我的代码：https://www.edaplayground.com/x/EDVr 在顶部模块中，我实例化了dut，然后尝试将一个接口绑定到它上面的信号。
浏览 301修改于2021-03-17得票数 1
我的代码在这里：https://www.edaplayground.com/x/hDa 有什么想法吗？ 我是个菜鸟。
浏览 29提问于2020-03-31得票数 0
dyn_arr[i + 2]; // First Copydyn_arr = tmp_arr; // Second Copy
我的测试也在edaplayground
浏览 1修改于2018-08-17得票数 0
我已经将测试上传到edaplayground (link)。 如果有人能告诉我这有什么问题，我将不胜感激。
浏览 52提问于2020-04-29得票数 0
回答已采纳
有趣的是，使用Icarus或EDAPlayground (使用VCS)的疯狂是不同的。EDAPlayground输出------+------+-----+----- 0 |
浏览 2修改于2018-05-14得票数 0
回答已采纳
创建了一个EDAPlayground Example，看起来所有的模拟器都做了同样的事情，所以这似乎是我的错。
浏览 42提问于2021-03-19得票数 0
回答已采纳
我在edaplayground上运行了一个模拟，每次选择更改为0时，输出中都会出现一个"x“。不过，当sel是"1“时，我会正确地得到"1”。
浏览 1修改于2020-03-26得票数 1
回答已采纳
腾讯云开发者
Copyright © 2013 - 2026 Tencent Cloud. All Rights Reserved. 腾讯云 版权所有
深圳市腾讯计算机系统有限公司 ICP备案/许可证号：粤B2-20090059 
粤公网安备44030502008569号
腾讯云计算（北京）有限责任公司 京ICP证150476号 | 京ICP备11018762号