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问icarus verilog指定如果有条件则不考虑延迟
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Stack Overflow用户

提问于 2020-03-31 04:09:53

回答 1查看 105关注 0票数 0

尝试为代表HCT设备的具有延迟的74245建模。

我发现我在指定块中提供的计时不受尊重。

我添加了一条额外的路径A->C (不是我原始设计的一部分)，以说明延迟可以工作，但不是在表达式中有条件的地方，即没有其他延迟是有效的。

如果我在赋值时内联了一个延迟，那么这总是被遵守的。

我的代码在这里：https://www.edaplayground.com/x/hDa

有什么想法吗？

我是个菜鸟。

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回答 1

Stack Overflow用户

发布于 2020-04-03 03:53:16

这是一个icarus的bug，它已经在master上修复了。https://github.com/steveicarus/iverilog/issues/315#issuecomment-607800126

感谢所有人

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原文链接：

https://stackoverflow.com/questions/60938727

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