为什么我的记分板没有显示任何结果？

Question

我正在使用System Verilog和UVM做一些测试。我的记分板没有显示任何结果，但我不知道哪里出了问题。有什么想法吗？代码在EDAPlayground上，这里是链接(代码可以在那里编辑)：

http://www.edaplayground.com/x/JGh

提前感谢！

Answer 1

一个大问题是来自uvm_config/resource_db的警告消息。您正在丢弃来自这些数据库的get()结果，如果您在那里遇到了问题，您将永远看不到它。

Answer 2

在解决了多个问题后，我让您的代码正常工作，它们如下所示：

1)在‘my_monitor.svh or.svh’中，将uvm资源数据库键名称从"dut_if“更改为"dut_vif”

2)在环境的连接阶段，您似乎只连接了记分板的一个分析端口。按如下方式修改：

agent.agent_ap_after.connect(sa_sb.sb_export_after); // This line was missing agent.agent_ap_before.connect(sa_sb.sb_export_before);

3)在您的记分板中，您似乎已经创建了事务对象(使用new()方法)，即'transaction_before‘和' transaction _after’。您实际上并不需要它，因为分析端口get()方法将为您提供一个填充的事务对象本身。因此，您可以在记分板的构造函数中删除这两个对象的创建。

4) 'my_monitor‘类的run_phase实现为空。此类具有分析端口'mon_ap_before‘，该端口连接到记分板的'before_fifo’。由于没有人写入此监视器的分析端口，因此记分板中的以下行将永远不会解除阻塞：

before_fifo.get(transaction_before); //Will never come out of this statement

因此，根据需要在您的监视器中添加一些逻辑。

希望这能帮上忙..