我们可以在系统Verilog中分层访问网络吗？

Question

在https://www.doulos.com/downloads/events/DVCon_08_abstractBFM_final.pdf Page3图1中，作者展示了分层访问网络的系统verilog包。

package stimulus_pkg;
 class Stimgen;
  task run();
    repeat(10) begin
      #5 testbench_Top.R = 1'b0;
      #5 testbench_Top.R = 1'b1;
    end
  endtask
 endclass
 endpackage

我在EDAPlayground中尝试了一下，代码像我预期的那样失败了。我是不是漏掉了什么？或者这可能是一个打字错误？

https://www.edaplayground.com/x/2Da2

Answer 1

我是那篇论文的合著者。我相信这个例子的目的是展示你乍一看可能想要做的事情，以及为什么你最终不想让它工作。我不相信来自包的分层引用是被允许的。