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在搜索好的FIFO设计时，我在互联网上找到了下面这段代码。从链接。我做了一些研究，我不能弄清楚为什么设计中有三个指针?我可以读懂代码，但是我遗漏了什么？
浏览 2修改于2013-06-22得票数 3
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我使用的是ZyBo板和FIFO生成器向导。我需要一个异步的，连续的写入一个FIFO和从FIFO读取。这就是为什么我需要一个write_enable信号和read_enable信号。但是，我无法从FIFO中读到。我检查以确保FIFO不是空的，并且read_enable是断言的。我通过将32位字串行化到数据引脚上来读取FIFO。(它交替从序列化到引脚I和引脚Q)。如何确保我正在读取FIFO并将序列化的数据输出到一个引脚上？in a real-life ap
浏览 3提问于2014-06-28得票数 0
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我在使用电报api的节流阀时遇到了一些问题。 基本上，问题是如果请求的数量超过了我的限制，当最小值超过时，消息就会被随机发送。 这是我正在使用的油门的代码(在一些github上找到的) class Throttler: self.rate_limit = rate_limit self.retry_interval = retry_interval
浏览 15修改于2019-12-18得票数 0
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我被要求计算填充一个异步FIFO需要多长时间。例如:假设模块'A‘想要向模块'B’发送一些数据。模块A的工作频率为80 The。模块B的工作频率为50 The。突发长度为120。FIFO深度是20。填充FIFO需要多长时间？ 我知道FIFO的最小深度应该是45。可以在1500 45=1500/20=75的持续时间内读取数据项的数量，剩余的字节数量将存储在FIFO =120-75=45中。但是如果FIFO的深度是20，我如何计算填充F
浏览 26修改于2021-04-18得票数 0
为了解决接口中面临的同步问题，我决定使用异步FIFO (也是由Xilinx核心生成器生成)。关于这一点，我有些困惑：
记忆地址呢？它们将在main_module中生成，并
浏览 11修改于2017-08-22得票数 2
我正在尝试将一个模块与Xilinx CORE Generator生成的异步FIFO接口。然而，我观察到AFIFO输入端口提供的数据(虽然正确)在6-7个时钟周期的延迟后开始出现在dout上。
浏览 0修改于2017-08-22得票数 1
我需要一些关于如何设计异步FIFO的建议。当将数据捕获到不同的时钟域中时，我理解了元稳定性问题，我的问题是如何使用两个触发器移位寄存器来帮助同步写入指针和读取指针值以进行满标志和空标志的计算。
浏览 1提问于2015-03-23得票数 0
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有没有办法在shell中创建非阻塞/异步命名管道或类似的东西？因此程序可以在其中放置行，这些行将留在ram中，而当一些程序可以从管道中读取一些行时，而不是将未读取的行留在fifo中？程序也很可能同时对该fifo进行写入和读取操作。起初，我认为这也许可以使用文件来完成，但在搜索了一段时间后，似乎没有什么好东西可以来自于文件同时被读和写的事实。命名管道几乎可以工作，但有两个问题:第一，如果另一端没有人，它们会阻塞读/写；第二，即使我让写被阻塞，并设置两个进程在没有人读取的情况下写入管道，通过尝试为每个进程写一行，然后尝试he
浏览 0修改于2011-06-27得票数 10
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我正在尝试异步处理文档。其想法是用户将文档发送到服务，这需要时间，并将在稍后查看结果(每个文档大约20-90秒)。总之，我需要：
：我可以填充的集合，它将被逐步和异步地处理。可以在处理某些文档时添加文档、系列或文档。
浏览 2修改于2020-12-30得票数 0
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我想要实现的是，在应用程序运行时，为一些随机调用的异步函数(比方说，当用户在我的应用程序中点击一个按钮时)从代码中的不同点创建类似的队列。我希望按照调用的顺序执行它们，因此基本上我有异步方法，如、updateDate()、和，当用户点击X按钮时，updateDate()将被调用(添加到队列)，类似于Y和updatePoints()。
浏览 1修改于2019-04-09得票数 4
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我用VHDL设计了一个非同步的非对称fifo，constructs.It是以深度和prog_full为参数的通用fifo。它有32位的16位输出数据宽度.您可以找到fifo设计链接。顶层非对称 fifo (fifo_wrapper.vhd)是建立在32位异步 fifo(async_fifo.vhd)之上的.这个内部fifo (async_fifo)是使用开放核上的通用FIFO ()我增加了一个简单的
浏览 3提问于2013-07-15得票数 0
我有两个异步运行的进程，每个进程从一个fifo获取输入，然后将其输出到另一个fifo。我想异步地阅读这些内容。问题是，在fifo关闭之前，我似乎无法获得输出。下面是一个例子fout1=/tmp/fifo1.out
fout2=/tmp/fifo2.out
fin3=/tmp/<e
浏览 10提问于2014-09-08得票数 1
valid_data的功能是在16位数据写入Xilinx提供的FiFo (本地和IP核)时发出通知。因为我的固件中有两个时钟域，所以我使用同步FiFo作为两个时钟域之间的握手，以确保在时钟域120 MHz中正确地获得6 16位数据。在此之后，我将6个16位数据从6个同步FiFo输出到一个96位变量。我想使用来自6个同步FiFo的6个有效信号来生成新的有效信号，通知异步FiFo，96位数据已经准备好写入异步FiFo。但我有一个问题：
我认为6位16位数据
浏览 0修改于2018-01-31得票数 1
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在Xilinx文档(Virtex-5 FPGA ROCKETIO GTP收发信机)中，TX侧(图)有一个 FiFo缓冲器(相位调整和过采样)。我认为，如果我可以在MGT GTP中使用TX缓冲区，就有可能减少抖动延迟。因此，我的问题是如果我可以使用此缓冲区作为同步和异步FIFO，是否存在此TX缓冲区的状态标志(空
浏览 1提问于2018-05-23得票数 0
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我希望有一个函数来异步接收传入的CANbus帧。, list=data) pass pass # fifofull # fifo overflow
raise Exception("fifo overflow
浏览 2提问于2022-07-22得票数 -1
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在引用或记录用于任意长异步线程或处理器之间通信的典型无锁循环数据结构(或类或对象)时，通常使用"queue“、"fifo”或"FIFO“。
浏览 0修改于2014-07-11得票数 2
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我想用两个fifo串行异步地从慢时钟域到快时钟域。然而，对于下一个接收数据的组件来说，这不是一个问题吗？这是我关注的。它看起来像是一个非常标准的fifo
浏览 4提问于2018-07-11得票数 2
假设我有许多异步状态机定义了boost::statechart。运行多个异步状态机的明确记录的机制是将其中一个或多个异步状态机修复到一个线程上。但是，就我的目的而言，我需要运行许多很多异步状态机，而每个线程运行一个线程是不行的。而且，任何给定状态机所做的工作量是不可预测的，因此将状态机分配给固定线程将导致不平衡。可能的起点是实现Scheduler和FifoWorker概念，以便分别作为fifo_scheduler类和fifo_worker类的替代。
浏览 15提问于2015-10-08得票数 4
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