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SOC日志可视化工具：SOC Sankey Generator
前言 作者身处甲方公司，有幸近两次参与到攻防演练行动当中，在这两次行动中也帮助公司逐步建立起来了一套SOC平台，完成对接了NGFW、IDS、APT、WAF、终端安全等安全设备并投入运营，运营过程中发现一个痛点没有得到很好的解决 在演练期间，公司领导每天会抽出5分钟时间听防守小组汇报，SOC平台所能展示的内容过于复杂与专业，不能很好地表达与反应当日的安全攻击态势，于是诞生出这个造轮子的想法。 简介 SOC Sankey Generator是一款从SOC日志中进行数据ETL与数据可视化的工具，可以快速将日志呈现为Sankey图，Sankey图常常应用于具有数据流向关系的可视化分析，在安全中适合描述源对目标发起了何种攻击事件 欢迎各位Star，Fork、Issue、PR（GitHub：https://github.com/LennyLeng/SOC_Sankey_Generator） 环境&依赖 python3 pandas
1.2K30发布于 2020-04-21 - 来自专栏不二鱼的芯片验证记录
什么是SOC?
用“麻雀虽小五脏俱全”来形容SoC，再确切不过了。SoC是模仿计算机系统，微缩成了一个微系统。 在我接触过的SOC芯片中，硬件的大概的组成是：核心（core）,存储，外设接口（高速外设和低速外设），总线，中断模块，时钟模块等。在验证阶段，这些都是用verilog代码实现的，你是看不到实体的。 SOC是一个整体的概念，再细化一下，便到了每个模块。在一个SOC成型之前，设计工程师用verilog代码把每个模块敲出了，粗略进行模块级的验证，在模块级验证通过之后，会通过总线把各个模块集成在一起。 国内很多公司的“葫芦娃”并不是自己“长”的，都是从国内外一下专门做IP的公司买的IP，也就是模块，然后把这些IP，集成到一起，组把“葫芦娃”都挂在藤上，成一个SOC芯片。 当然，并不是所有的模块都是买，也有一些小的模块是可以自己写的。 看到这里，不知道你对SOC的概念，有没有多一点理解，希望对你有帮助，如果对你有帮助，麻烦点个赞。我是不二鱼，欢迎关注我。
1.2K10编辑于 2022-10-28 - 来自专栏ICSOC.TECH
PinPAD Design In SoC
简介 已经有很长一段时间不做 SoC Integration 方面的工作了，这篇是芯片 IO 相关的一些设计经验总结，主要是方便自己将来重新拾起，同时也希望能和大家分享、讨论和学习。 这项工作不是从头去设计一个IO或者PAD的电路结构，做 SoC 的 Design House 一般都是在 SoC 芯片中例化现成的 IO cell 和 PAD，这些 cell 一般是由 foundry
1.5K30发布于 2020-07-06 - 来自专栏人人都是极客
ARM SoC漫谈
当然，作为整体的芯片功耗，还得包括各种加速器和接口，尤其是会被用到的模块。 在设计SoC的时候，性能，功耗和价格就转换成了PPA。啥是PPA？其实就是性能，功耗和面积。其中，性能有两层含义。 芯片设计者把每个大模块的clock gating和power gating进行组合，形成不同的休眠状态，软件可以根据温度和运行的任务，动态的告诉处理器每个模块进入不同的休眠状态，从而在任务不忙的时候降低功耗 因此，切记，弱壁垒只能保证你给出的指令次序，并不能保证在它们之间没有别的模块去访问内存，哪怕这个模块来自于同一个核。 这些就需要NoC公司和SoC厂家细细分析了。 总之，现在手机和平板上最常见的用法，CCI连接CPU和GPU，作为子网，网内有硬件一致性。 还有，在SoC系统上，对有些设备模块进行DMA时，如果不是缓存行对齐，那么可能每32字节都会被拆成2段分别做DMA，这个效率就要差了1倍了。 如果使用了带ecc的内存，那么更需要ddr带宽对齐了。
2K10编辑于 2024-04-02 - 来自专栏摸鱼范式
SoC设计之PPA
欢迎大家加入2022届数字IC交流群，QQ群号 1060380138 做过SoC的同学们基本都会接触到一个词，tradeoff。什么是tradeoff呢？为什么要tradeoff？ 只要是做SoC设计就离不开这三个概念。首先，性能不用讲大家都明白。我们经常会看到关于性能的宣传，比如某新发布的手机跑分多少多少，比如某款CPU芯片的最高主频等等。 对于大规模的SoC，这时候就需要架构工程师统筹考虑三个指标，在PPA三项指标间做出权衡。是用功耗换性能，还是用面积换性能，抑或是在满足基本性能的前提下大力优化功耗或者面积。 就像某水果公司的SoC，有钱任性，其L3 cache做的不小，哈哈。 最后总结一下，芯片设计中PPA既是对立的，又是统一的，其矛盾贯穿SoC设计始终。没有完美的芯片，只有完美的tradeoff。 END
3.2K30发布于 2021-09-08 - 来自专栏数字芯片
SoC的功能验证
SoC功能验证的挑战 系统复杂性提高增加验证难度 设计层次提高增加了验证工作量 发展趋势 2.功能验证方法与验证规划 仿真为基本出发点的功能验证方法 功能验证开发流程制订验证计划 功能验证需求 协议验证 根据总线协议对各个模块的接口部分进行验证 系统级的测试平台 边界条件 设计的不连续处 出错的条件 极限情况 系统级的测试平台标准 性能指标 覆盖率指标 4.仿真验证自动化 激励的生成 目前，SoC设计中常用的静态形式验证方法是相等性检查。 半形式验证是一种混合了仿真技术与形式验证技术的方法。常用的半形式验证是混合属性检查或模型检查，它将形式验证的完整性与仿真的速度、灵活性相结合。
1.6K30编辑于 2022-12-18 - 来自专栏摸鱼范式
SoC设计之功耗--开篇
接下来从功耗构成的角度，我们来看有哪些和SoC设计相关的提示。 首先是 ，可以在满足功能的前提下尽量降低供电电压值，这里面包含的技术有多电压域（multi voltage domain）设计，比如内部模块工作在低电压域，与IO相关的模块工作在高电压域；多电源域（multi 输入向量控制就是当芯片/模块置于休眠模式时，通过一组输入使芯片/模块的泄漏最小。这些输入向量可以通过寄存器上的置位/复位输入端或通过扫描链加入（听起来是不是有点丧心病狂的感觉!。 上面讲的都是从功耗构成角度考虑，我们也可以结合SoC设计流程来看看在SoC设计的各个阶段都能做些什么来降低功耗。毕竟低功耗的设计贯穿了SoC设计的整个流程。 总结一下，SoC的低功耗设计方法有很多，具体还要结合项目本身的实际情况来定。正如前一篇所讲，在芯片设计的世界里没有完美的技术，只有完美的tradeoff。 END
1.8K30发布于 2021-09-08 SoC的设计和应用
而SoC则将这些功能模块全部集成到一颗芯片内部，大大减少了PCB板的面积、降低了功耗，同时也提升了系统的可靠性。 1.2.4 互连总线 负责连接SoC内部各个模块，常见的有AHB、APB、AXI等总线协议。 常用的低功耗技术包括： 多电压域设计：将SoC划分为多个电压域，不同的模块使用不同的供电电压 动态电压频率调节（DVFS）：根据负载动态调整工作电压和频率 时钟门控：在模块空闲时关闭时钟，减少动态功耗 这颗由乐鑫科技设计的SoC集成了双核处理器、WiFi和蓝牙模块，价格却非常亲民，成为了IoT设备的首选方案。 4.2 SoC开发的最佳实践 4.2.1 充分利用硬件加速 现代SoC集成了很多硬件加速模块，如DMA、硬件CRC、加密引擎等。 充分利用这些硬件资源可以大大提升性能、降低CPU负载。
77110编辑于 2026-03-02- 来自专栏数字芯片实验室
SoC的发展趋势
这些技术创新中最具突破性的创新之一是System-on-a-Chip（SoC）。要充分掌握SoC发展的意义，必须探索其起源、演变及其对当今科技格局的影响。 SoC 技术趋势 与任何处于创新前沿的技术一样，SoC 正在经历一系列演进步骤，每个步骤都增强了其功能并为科技行业设定了新标准。 基于 SoC 的能效和绿色计算 自适应电压调节：通过允许 SoC 根据计算需求动态调整其电压，可以显著降低功耗。 SoC 的最新研究与研究 工艺进步：预计 SoC 将变得更加强大和高效。半导体工艺的进步，包括更小的工艺节点和改进的电源管理，将提高SoC的性能。 安全性：随着 SoC 在关键领域找到应用，确保芯片级安全性免受物理和数字攻击至关重要。 哪些行业可以使用 SoC？
95410编辑于 2024-04-01 - 来自专栏全栈程序员必看
AMC7135_sip soc
为了合理的结合深-浅层特征，作者提出channel-wise模块用于结合不同层特征，最大化提升网络的跟踪性能。
1.3K30编辑于 2022-11-10 - 来自专栏摸鱼范式
SoC设计之功耗 – RTLnetlist功耗计算
在SoC设计流程上有一步“逻辑综合”的过程，那么在RTL功耗计算的时候是不是也需要这一步骤呢？答对了，确实需要。各家的RTL计算工具（为了避免广告嫌疑就不说具体的工具名称了）在内部都要完成这个操作。 这个其实不用担心，模块的所有primary input和register全能对应上，剩下的组合逻辑即使对不上也能推导出来，对不？更细心的同学可能会发现，这里好像忽略了glitch。 SoC设计流程里面是在做物理设计的时候插入时钟树的，而功耗仿真在RTL阶段就需要这个信息。怎么给能保证偏差小？还有一个影响较大的因素， 。 最后还有一个因素是，如果芯片内部有模拟模块，这是RTL功耗仿真所不能做的，完全取决于IP厂商或模拟团队给的功耗值有多准确。造成偏差的因素还有很多，这里权当抛砖引玉吧。 做RTL级功耗计算最大意义就是帮助架构师和设计师更好的优化芯片和内部模块。 END
3.8K21发布于 2021-09-08 - 来自专栏ADAS性能优化
Pixel 6 ----Google SoC----AI 手机
Tensor 是Google第一个专门为 Pixel 手机定制的 SoC，Pixel 6 和 Pixel 6 Pro将使用该芯片，并在秋季发布。 从在软件和硬件上与 Android 12 结合相同的美丽美学的新设计，到新的 Tensor SoC，关于使用 Pixel 的一切都变得更好。 升级了后置摄像头系统。 Tensor SoC Tensor 是为人们今天如何使用他们的手机以及人们将如何使用它们而构建的。
63610编辑于 2022-05-13 腾讯安全SOC安全运营平台概要
一、 产品定位与核心亮点 腾讯安全SOC安全运营平台是一个集成安全专家与AI能力的统一安全运营平台。其核心技术属性是聚焦TDIR，提供从数据遥测、安全检测到调查分析、联动响应的威胁闭环运营能力。 三、 应用框架和功能介绍 功能框架 平台架构涵盖数据遥测、安全检测、威胁狩猎、调查分析、联动响应、安全可视等模块，支持云原生与多租户角色运营，可适配多级组织架构。 荣誉背书 强强联合：与Gartner联合发布SOC+白皮书《SOC+ New Security Operation System》。 重磅认证/获奖： 工信部：入围应用创新典型解决方案。 行业标准建设： 核心参编云SOC工信部行业标准：《面向云计算的安全运营中心能力》（排名第三）。
19510编辑于 2026-05-31【无线图传】搭载澎湃SoC自研芯片_SDR技术_50Km高清图传模块
软件定义无线电（SDR）是一种基于软件的无线通信技术，通过软件实现无线电信号的接收、处理和传输等功能。其核心理念是将传统的硬件无线电信号处理部分（如调制解调器、滤波器等）通过数字信号处理（DSP）技术转移到计算机软件中，从而提高无线电系统的灵活性、可扩展性和可升级性；
52500编辑于 2025-05-26- 来自专栏嵌入式艺术
聊聊 Soc的Bring Up流程
Soc的Bring Up流程 1、Bring Up流程 img SOC (System on a Chip) bring-up是一个复杂的过程，涉及到硬件、固件和软件的集成和验证，以下是一个基于BROM U-boot在启动之后，同样初始化Soc硬件资源，然后会计时等待，并执行默认的启动命令，将Kernel和DTS信息从存储介质中读取出来并加载到内存中执行。 硬件状态可能会改变，在SOC启动过程中，硬件状态可能会因为电源管理、时钟管理等原因而改变，这可能需要在每个阶段都重新初始化以确保其正确工作 为了保证硬件资源的可靠性，最好每个阶段都重新初始化一次 Q：U-boot 使用快速启动模式：一些SOC支持快速启动模式，这种模式下，SOC会跳过一些不必要的硬件初始化和自检过程，从而更快地启动。 使用休眠和唤醒技术：一些SOC还支持休眠和唤醒技术，这种技术可以将系统的状态保存到非易失性存储器中，然后关闭系统。当系统再次启动时，可以直接从非易失性存储器中恢复系统的状态，从而更快地启动。
2.1K21编辑于 2023-11-13 - 来自专栏FreeBuf
开源SOC的设计与实践
2.概要设计： 如果非系统的概要级描述， 从技术角度来看，我们采用插件方式组织模块，从业务上来讲，SQL注入和PHP注入的关联性是不大的，我们采用插件的方式也是为了解开模块间的耦合关系。 0x05 模块单体设计 1.单体设计： 模块对象接口设计：为了使用类工厂集中调度模块，我们预定了插件模块必须要有接口函数。 ? 0x07 总结 目前我们把一个基于开源技术的微型日志威胁分析系统介绍完了，并没给出更具体的实现代码，更多的为基础部署架构和设计方式提代了一个思路，具体到包括单体接口实现的约定，理想状态下，按照这种模式写出的模块的大同小异
1.2K40发布于 2018-07-30 - 来自专栏OpenFPGA
用FPGA创建SoC如此容易
用FPGA创建SoC如此容易 项目地址 ❝https://github.com/enjoy-digital/litex/wiki LiteX 框架为创建 FPGA 内核/SoC、探索各种数字设计架构和创建完整的基于 简介 LiteX 提供了轻松创建 FPGA 内核/SoC 所需的所有常用组件： 总线（Wishbone、AXI、Avalon-ST）及其互连。 通过将 LiteX 与内核生态系统相结合，创建复杂的 SoC 变得比使用传统方法容易得多，同时提供更好的可移植性和灵活性：例如，基于 VexRiscv-SMP CPU、LiteDRAM、LiteSATA 构建的多核 Linux SoC与 LiteX 集成，在廉价的改造Acorn CLE215+ Mining Board上运行： 支持的硬件 ❝https://github.com/litex-hub/ 安装 RISC-V 工具链（仅当您想使用 CPU 测试/创建 SoC 时）： pip3 install meson ninja .
2.3K20编辑于 2022-03-11 - 来自专栏数字芯片
数模混合 | SOC设计与验证
所以 SOC的顶层，如果用数字仿真器，也是因为它快。 2.模拟仿真器 需要解决模拟大环境、大矩阵( System Matrix)，而且要在仿真的每一步都站在全局的角度，看各种需求是否被满足。 在数模混仿工具上的顺序是： 1）运行所有离散的初始化 2）在零时刻执行所有离散initial模块 3）在零时刻执行所有离散always模块 4）模拟迭代得到所有电压电流结果 B、Trans工作点分析 模拟部分从 他们转换关系总结如下表： 表3 RNM--Connection Module 2 RNM的缺点是在离散域要定义一些基本模块。 Wreal由于忽略了阻抗效应的，只用于没有直接强反馈的模块的输入输出传输，所以在处理Inout端口时候比较吃力。 ADV第二十三讲 “SOC TOP设计与仿真”，陈俊晓
3.9K20编辑于 2021-12-15 - 来自专栏数字芯片实验室
处理 SoC 中的性能瓶颈
SoC 中不断添加处理核心，但它们不会都得到充分利用，因为真正的瓶颈没有得到解决。 SoC 需要处理的数据量激增，虽然处理核心本身可以处理这些数据，但内存和通信带宽成为瓶颈。
67410编辑于 2024-04-23 - 来自专栏FPGA技术江湖
基于FPGA的轻量级RISCV SoC
学生在学习的时候可以根据自己的需求对任意一个模块进行时序仿真，从根本上解决了 处理器-汇编指令-操作外设 这一道难以理解的槛。 为了尽可能适应教学和轻量化的需求，上述模块均为自主研发。 二、系统组成及功能说明 2.1系统介绍 本系统总体可以分为硬件端和PC机端，其中硬件部分又可分为FPGA核心模块、系统主板和调试器，系统框图如图1所示： ? 图 1 系统框图 硬件端的FPGA核心模块里面实现了了一个完全自主研发的SoC，内置一个33MHz的CPU核心和GPIO、SPI收发器、UART收发器、系统定时器、拓展卡控制器等多个外设。 为了尽可能适应教学和轻量化的需求，上述模块均为自主研发。图4为FPGA中实现SoC全貌的RTL视图： ? 图 4 SoC的RTL视图 2.2.1.1 PRV332处理器内核 ?
4.2K42发布于 2020-12-29
腾讯云开发者
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