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为了显示图像，我需要将VGA屏幕连接到Virtex-5 FPGA板。我知道如何将VGA与Spartan-3E启动板连接。但我不知道如何使用Virtex-5。
浏览 4修改于2015-11-17得票数 0
我对Virtex-6 BlockRAM感到困惑.Virtex-6中每个BlockRAM的数据宽度和容量是多少？
浏览 7修改于2016-02-29得票数 1
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但现在我正在尝试使用virtex-5 ml505 xc5vlx110t board(ff1136)。显然，这个版本有virtex-5 ml505 xc5vlx110t board(ff1136)的软件包，但它在综合时给出了一个错误:没有找到此体系结构的许可证。而对于virtex-5 ml505 xc5vlx50板卡(Ff1136)，它却没有任何错误地综合相同的代码。我已经从Xilinx的网站更新了我的许可文件，但它没有帮助。
浏览 1提问于2015-11-23得票数 1
伙计们，我在virtex 5板上工作，我不知道如何写I/O约束。有没有人可以推荐一些关于写约束的基本教程。我试过Xilinx Constraint Guide，它太长了，初学者很难理解。
浏览 6提问于2012-06-22得票数 0
在FPGA Virtex-5或Virtex-7: C、C++、C++11、OpenCL、MPI上开发什么？通常用来做这个的主要是什么？
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浏览 0修改于2013-09-14得票数 0
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我要学习使用部分重新配置的xilinx板。我读过xilinx指南，了解ISE、预先计划和vivado。但从一开始我就找不到任何例子。开头有简单的示例代码吗？部分重新配置项目的步骤是用xilinx用户指南(Ug720)编写的，但是没有任何verilog或vhdl代码可用于合成和推进它们！有简单的代码从它们开始吗？
浏览 1提问于2015-03-05得票数 1
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我正在使用Virtex 5 FPGA，并希望有几个+5/0 I/O引脚来与微控制器通信。到目前为止，我在电路板上使用的唯一外围设备是按钮和开关，我问过的人似乎都不知道最简单的I/O方法。
浏览 1修改于2011-12-06得票数 0
我正在使用的Sasebo GII板上有两个FPGAs : Xilinx Spartan和Xilinx Virtex5 (并且板上有几个单独的JTAG接口用于配置fpgas)。我在Linux下使用ISE 14.4，在配置Virtex 5 FPGA时遇到了一些问题。(斯巴达人没有问题)。
我使用"Impact“将配置文件发送到FPGA。如果我按下NO选项，很明显什么都不会发生:-)如果我点击YES它失败，我可以手动添加Virtex5 FPGA，但是它无法上传配置文件到它(甚至在我尝试检测设备ID时也失败)。
浏览 5提问于2013-03-29得票数 0
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下面是VHDL代码，我使用了DSP作为MACC单元(乘累加)，使用了语言模板中可用的原语。在每第七个时钟周期，我重置Preg，当我这样做，该周期的乘积输出是lost.How，我是否重置Preg而不丢失任何数据？
use IEEE.STD_LOGIC_1164.ALL;
use UNISIM.VComponents.all;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
浏览 4修改于2017-11-05得票数 1
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我在ISE项目导航器14.6中使用Xilinx 5版本的XC5VLX110T来测试一个简单的代码，但它总是给出实现设计错误：
module compare(clk ,x,yinput x,clk;
end
浏览 5修改于2015-10-21得票数 0
在Virtex-6中，我们有36kb的块Rams。因此，ISE设计套件将我的ram实现为三个36kb的4位宽的BRAM。
对于时序问题，我希望ISE对每个BRAM读/写地址使用单独的触发器。
浏览 3修改于2020-06-20得票数 0
我正在用Xilinx在Virtex 7上实现SystemVerilog中的QAM调制器，并且我被困在产生本机振荡器的sin和cos上。
浏览 2修改于2018-06-17得票数 3
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# Sets the attributes to an input differential pin pair (din)NET <din_n> LOC=<AF7> | IOSTANDARD=<LVDS_25> | IOBDELAY=<NONE/BOTH/IBUF/IFD> | DIFF_TERM
浏览 10提问于2016-10-13得票数 0
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我可以访问两个Xilinx Virtex-5板，即ML501、ML506和ML510。我试着在网上搜索，但到目前为止我还没有找到任何有用的东西。
浏览 3提问于2013-11-04得票数 0
1-)我很好奇ISE合成器是如何在Virtex中实现加法器的。我的意思是，最小的加法器块大小是多少？
浏览 2修改于2015-01-31得票数 0
我花了一整天的时间来解决以下问题。我正在建造一个小型平均多通道示波器，我有以下模块来存储信号：
use IEEE.std_logic_unsigned.all; port clk_in : in std_logic;
reset : in std_logic
浏览 0修改于2013-12-04得票数 0
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我有一个Avnet XLX-V4FX-EVL12-G (Virtex4评估板)与有机发光二极管显示。
浏览 4修改于2009-03-30得票数 4
根据virtex-5库指南，似乎要实例化LUT5_D，我需要编写一个适当的初始值，但只有一个初始值需要编程，所以实际上只会使用其中一个输出？或者这两个输出在任何时候都会给出相同的值？
浏览 0修改于2011-09-14得票数 1
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我会提供din+到A1和din-到A2，在PM2模块上的引脚连接器，连接到FPGA，但我只有一个输入端口"din“在顶层vhdl设计模块连接到AG7引脚在FPGA上。如何在UCF文件中进行连接？FPGA pin -AG7, AG6 Pin Function - LVDS pair 100 ohm differential impedance; can also be used as single-ended
浏览 6提问于2016-10-12得票数 0
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浏览 2修改于2015-08-17得票数 2
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