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我有一个verilog模块的串行输出，我想使用system-verilog进行测试。
在给定正确的串行输入'SI‘的情况下，名为'SO’的输出将输出类似8'hC6的内容，值为8'h9A。
浏览 0修改于2017-03-04得票数 3
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在System-Verilog中，有没有办法将参数或无符号整型转换为类型为time的变量？有没有办法指定时间单位？我环顾四周，但找不到任何解决方法。
浏览 2提问于2014-07-21得票数 1
我有一个带有case语句的设计模块(一个部分实现的七段显示)，如下所示。然而，看起来就好像，如果没有为BCD值提供case语句，则先前分配的段值将作为BCD值的段值返回，而该BCD值在switch语句中没有被满足。 为什么会这样呢？假设我不想使用默认语句。 我打印出了bcd、段和expectedOutput的值，并观察到了上面所写的内容。 module seven_segment_display(output logic[6:0] segment, input logic[3:0] bcd); begin
case (bc
浏览 28提问于2019-05-22得票数 0
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我在uvm的system-verilog中运行。我想在我的序列中发送一个请求，并等待一个响应包。我该怎么做呢？
谢谢你的帮助。
浏览 0提问于2013-12-25得票数 0
我刚接触system-verilog中的函数覆盖。我想写一个当两个信号不相等时的覆盖组。 例如，我对每个信号有两个单独的覆盖范围。
浏览 13提问于2019-04-23得票数 0
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我的system-verilog代码如下： module circuit input clk,
output logic reg_1, reg_2, reg_3, reg_4 ,reg
浏览 133提问于2020-10-27得票数 1
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formula in_formula, //my system-verilog
浏览 0修改于2018-03-05得票数 2
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我在system-verilog中有一个32x32的乘法器，还有一台fsm风格的机器，基本上可以像在学校一样做长乘法。 我两天前测试过了，它工作得很好。
浏览 9修改于2021-01-05得票数 0
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