system verilog - uvm -按顺序等待pkt

Question

我在uvm的system-verilog中运行。我想在我的序列中发送一个请求，并等待一个响应包。我该怎么做呢？

谢谢你的帮助。

Answer 1

当您创建事务并随机化事务时，序列会向序列器发送请求。然后，定序器将事务发送给驱动程序，并且驱动程序使用方法put_response(rsp)发送回响应。在您的序列中，您可以使用方法get_response(rsp)，这是一个阻塞调用，并等待驱动程序发回响应。这是很好的解释，here

Answer 2

这就是所谓的从属序列。您首先从序列发送一个虚拟请求，然后(通常从驱动程序)向序列发送一个响应，这本质上交换了请求/响应的含义。可以在here中找到一个例子。