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(Verilog)
Spartan-6
反相输出LED
我无法理解输出到
Spartan-6
板的过程,需要一个书面的解释。 我所做的只是一个简单的AND门,它输出到一个LED。
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提问于2017-07-20
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FPGA
Spartan-6
时钟频率的确定
我正在学习如何用VHDL编写FPGA程序,并想知道如何确定时钟输入的正确频率。然后,我使用了下面的过程来尝试从200个MHz时钟创建一个1Hz时钟begin if (counter < 1000000) then --possibly change to number in binary co
浏览 2
提问于2015-11-02
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Spartan-6
FPGA输出上升/下降时间
我有一个在Digilent Nexys 3
Spartan-6
板上运行的小型VHDL项目。代码的一个实体将外部接收的时钟除以因数2。外部时钟信号不是很好。
浏览 4
提问于2016-04-13
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Xilinx约束文件中的IO数组[VHDL
Spartan-6
]
我正在学习对VHDL进行编程,并尝试在FPGA (XilinxSpartan-6评估委员会)上实现它。到目前为止,我已经看过“入门”指南,这是无用的-因为它只是告诉我,如果你知道你在做什么(我不知道)一个FPGA的潜力有多大。然后,我看到通过原始的VHDL代码、约束文件和最终通过iMPACT/JTAG对其进行编程。NET "LED(0)" LOC = "D17"; NET "LED(1)" LO
浏览 1
提问于2015-10-30
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microblaze中基于以太网的
spartan-6
FPGA远程编程
现场可升级性是目前基于FPGA的系统的关键特性之一。我想通过以太网端口进行远程FPGA重新配置。但是我没有找到任何关于这方面的线索。有没有人能提供更多的信息呢?
浏览 5
提问于2018-07-18
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在ISE中访问
Spartan-6
ODDR和其他selectIO库设计
虽然前面提到过,但我不确定如何在代码中实际实例化;在阅读了SelectIO资源和
Spartan-6
库指南之后,我似乎应该能够在下面的代码中实例化这个方向;然而,当我这样做时,我会得到错误(每个ODDR2
浏览 6
提问于2015-11-18
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在Xilinx
Spartan-6
FPGA中,是否可以在单端和差动IO之间切换(post配置)?
我正在为Sparatn-6XilinxFPGA编写Verilog代码,我希望在“运行时”(特别是在单端和差分IO缓冲区之间)重新配置IO。我尝试过实例化OBUF和OBUFDS,但没有办法将bufs的输出复制到一个pad中,或者在它们与pad的关联之前或作为其关联的一部分组合它们。正如您所预期的那样,连接相邻的pads以形成差分输出/输入似乎是完全隐藏的,但也因此似乎防止使用OBUF进行除微分功能以外的任何事情,因为它本身并不需要这样做……SELECTABLE_SINGLE_
浏览 2
提问于2019-08-05
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为包含配置位流和Microblaze软件的Xilinx
Spartan-6
创建可启动SPI闪存(PROM文件)的设计流程
我使用的是Xilinx
Spartan-6
评估板SP605,它有几个非易失性存储设备,我希望使用串行SPI Flash来存储需要加载到内存中的FPGA位流和Microblaze的软件。
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修改于2011-04-19
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如何通过DVI/HDMI视频输出java?
对于一个项目,我必须在java中创建一个音乐可视化工具(我决定使用www.processing.org来创建可视化效果),然后使用DVI/HDMI将其输出到
spartan-6
板。
浏览 3
修改于2012-04-18
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如何在sdk上启动定时器?
我正在使用Atlys
Spartan-6
LX45,并尝试使用以下代码:time1 = XTmrCtr_GetValue(&TmrCtrInstancePtr
浏览 3
修改于2015-05-16
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ARM LPC3250从外部RAM执行指令
外部RAM是在
SPARTAN-6
(Xilinx )中构建的一块存储器,数据宽度为32位,内存深度为4096,平均地址宽度为12位。可以通过COE文件初始化此RAM。
浏览 15
提问于2016-08-02
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VHDL IEEE库中的可综合固定点/浮点
我正在创建一个VHDL项目(用于
Spartan-6
的Xilinx),它需要在固定/浮点数中使用十进制“实数”(我希望定点足够)。
浏览 9
修改于2017-05-23
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riscv-适用于Windows的gcc
RISC-V (或MIPS),而你不想与Linux有任何交易,最好的解决方案是FPGArduino 我用Xilinx Spartan-3AN Starter Kit测试了它,并成功地将其移植到自定义的
Spartan
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修改于2016-03-09
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VHDL - XULA有限状态机
return_state : fsmA; -- DCM_CLKGEN: Frequency Aligned Digital Clock Manager --
Spartan
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提问于2016-08-10
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创建UCF文件时出现错误?
在使用以太网在spartan 6上创建一个简单的microblaze之后,使用EDK创建Microbalze会在同一目录的data文件夹中创建一个ucf文件,并且ddr3 IPS I打开了UCF文件: #
Spartan
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提问于2013-06-10
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如何为我的fpga创建时钟信号
下面是mu ucf文件:Net fpga_0_RS232_Uart_1_RX_pin LOC = H17 |IOSTANDARD
浏览 0
修改于2013-06-10
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新DCM CLK实例化错误?
architecture body----> --
Spartan
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修改于2015-08-19
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