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我必须将值存储到与FPGA连接的外部RAM中。根据我的研究，在ISE中使用MIG是一种方法。我应该在XPS上使用ISE还是Microblaze进行设计？
浏览 2提问于2017-03-15得票数 0
我无法理解输出到Spartan-6板的过程，需要一个书面的解释。
我所做的只是一个简单的AND门，它输出到一个LED。
浏览 0提问于2017-07-20得票数 0
我正在使用新的Spartan重构插件(来自)来自动重构我的Java代码。我非常喜欢插件提供的更改，但是有一个更改(“重命名返回变量.到$")让我不太舒服。
是否有一种方法来控制插件可用的重构类型？
浏览 4修改于2016-03-31得票数 1
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我找到了这个控制FPGA液晶显示的代码，但是它看不懂其中的一些代码，特别是这一部分。 constant LCD_CMDS : LCD_CMDS_T := ( 0 => "00"&X"3C", --Function Set
1 => "00"&X"0C",
浏览 5提问于2013-10-24得票数 0
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我刚刚下载了Spartan重构Eclipse插件(从)。我试图在Eclipse中的Java项目上运行它，但是它没有显示任何代码改进建议。
我如何告诉插件来分析我当前的项目？
浏览 1修改于2016-03-17得票数 3
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我需要在Spartan-3E FPGA上为我的遗传算法生成伪随机数，我想用verilog实现它:你能给我一些关于这方面的建议吗？
浏览 0提问于2009-04-16得票数 11
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如何使用BSCAN_SPARTAN3A宏通过JTAG阻塞回读？我想在我的电路板上阻止JTAG端口，它只可用于编程/擦除功能，拒绝用于回读。
浏览 0修改于2015-07-10得票数 1
我在斯巴达-3 FPGA上使用DCM，它有一个锁定的输出信号。我需要我的钟在它准备好的时候分发，否则它应该是零。定义一个由其他实体使用的"CLKOUT和LOCKED“信号有问题吗?还是我在通过一个和门的时钟时遇到了麻烦？
浏览 3提问于2018-08-29得票数 0
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如何使用iMPACT工具通过JTAG电缆读取Spartan 3A DSP的设备DNA？以及是否有其他方法可以交叉检查代码读取的deviceDNA值，该设备的deviceDNA值是否正确？
浏览 1提问于2013-12-25得票数 0
我最近购买了带有DDR SDRAM的FPGA Mimas V2 Spartan6FPGA开发板。https://numato.com/product/mimas-v2-spartan-6-fpga-development-board-with-ddr-sdram#
https://productdata.numato.com
浏览 1提问于2017-12-28得票数 1
我想编程我的XilinxSpartan-3AN使用ISE，但在最后一步(使用ISE iMPACT)，该程序正在失败。不幸的是，当我启动程序时，它保持在0%，几秒钟后屏幕上出现了一个“程序失败”。
浏览 1修改于2015-10-08得票数 0
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使用兼容性工作得很好，但在Windows10和Edge(Spartan)上就不再有效了。我注意到其他页面可以让Edge(Spartan)向用户生成以下消息。我试过了：</html> 编辑:我知道这不是一个好的长期解决方案，新版本的产品没有任何浏览器依赖性。
浏览 3修改于2015-08-03得票数 2
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所以我需要用Android编写一个应用程序，它必须能够读取来自FPGA SPARTAN 6的数据。
我的应用程序能够识别usb何时连接，并能在该接口上获取有关接口和端点的信息。
浏览 3修改于2017-05-23得票数 0
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我正在学习如何用VHDL编写FPGA程序，并想知道如何确定时钟输入的正确频率。然后，我使用了下面的过程来尝试从200个MHz时钟创建一个1Hz时钟begin if (counter < 1000000) then --possibly change to number in binary
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浏览 2提问于2015-11-02得票数 0
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有没有办法从已经编程的FPGA板中导入代码，在这种情况下，它是一块Spartan 3E板。也就是说，verilog代码已经上传到它，所以我想要一种方法来接收计算机中的代码，因为我丢失了副本。
浏览 1提问于2010-07-27得票数 1
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我在一些定制硬件上遇到了Spartan 6 (XC6SLX16-2CSG225I)和DDR (IS43R86400D)内存接口的问题。我已经在SP601开发板上试过了，所有的功能都像预期的那样工作。
浏览 2提问于2016-08-04得票数 0
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是否可以在WPF窗口中实例化Microsoft Edge (以前的代号为Project Spartan)，取代Internet Explorer的web浏览器？它会成为WPF的一个组件吗？
浏览 2修改于2015-04-30得票数 1
我在学习Verilog HDL。现在，我正试图运行一个程序的数字亚特兰斯巴达6 xc6slx45。module counter_s2( output reg [7:0] count);
count=0; #10000000 count=count+1;end
当我在板上运行这段代码时，最终输入为1111111。在董事会上没有任何延误。我想要产生一个延迟，比如说1秒，来查看输出。谢谢!
浏览 1修改于2014-10-21得票数 0
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我有一个在Digilent Nexys 3 Spartan-6板上运行的小型VHDL项目。代码的一个实体将外部接收的时钟除以因数2。外部时钟信号不是很好。
浏览 4提问于2016-04-13得票数 0
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