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在Quartus prime 17.1中使用特定于Quartus 14.1的Quartus加密文件版本是否有任何问题？
浏览 24提问于2019-01-03得票数 0
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我目前正在尝试使用Quartus 18.0IP目录建议导入一个UART RS-232块来设置这个串行接口。我如何告诉Quartus我的时钟频率，以便它可以生成我的UART模块，没有错误？
浏览 0提问于2018-07-15得票数 2
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我遇到的问题是Quartus正在/db目录中生成大量的文件，大约有几十万个。Vivado有create_project命令的create_project选项。有等价物吗？我已经看过"Quartus II脚本参考手册“，但还没有发现任何东西。谢谢。
浏览 2提问于2021-04-19得票数 1
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我最近在FPGA上做了一个Altera OpenCl项目，当编译进入quartus_fit时。它需要我的电脑内存的80+% (我有32 of )。大约十个小时后管件就会压碎。我不知道如何解决这个问题，如果合成成功，quartus fitter能保证完成吗？谢谢
浏览 0提问于2017-11-16得票数 0
我是Quartus的新手。我已经尝试了版本17和13.1，并且遇到了类似的问题；我无法模拟我设计的框图。top-level entity name "HW1" or run I/O Assignment Analysis before running the EDA Netlist WriterError: Quartus
浏览 255提问于2018-02-17得票数 0
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所以，请看附件中的图片，我下载了Quartus的所有软件包，并多次重新安装它，但仍然有一个奇怪的形状，它的文本如此小，而且门非常小，而且绘制的波浪也是如此奇怪，我试图从程序内部更改字体，它没有工作，而且我把显示器分辨率从4K更改到1080，它也没有工作，任何人都知道为什么Quartus没有正确显示。
浏览 3提问于2021-12-27得票数 0
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我在使用Altera的Quartus II时遇到了一个问题。在VHDL课程中，我有一个关于VHDL变量与信号行为的问题。该理论认为VHDL变量会立即获得新值。另一方面，信号的新值需要延迟。但这不是我使用Quartus工具时发生的事情。我出乎意料地得到了两个相同的结果。我不知道为什么会发生这种情况，请告诉我？？
浏览 0提问于2015-04-10得票数 0
Error-Message while compiling PRoject][1]问题详细信息错误：Module: quartus_map.exevrfx_add_to_extractor_migration_report + 0x1e77a (synth_vrfx)
None
浏览 1提问于2017-11-24得票数 0
我正在使用Quartus来综合FPGA的一个组合电路。现在，我希望在不考虑资源消耗的情况下获得最佳的最大频率。当前关键路径由如下所示的乘法序列组成：我想知道Quartus是否有可能自动生成一个等价的组合逻辑，它具有更短的关键路径，如下所示：cd我发现Quartus的一个在线文档提到了这是可能的，但没有说明如何做到这一点：
流水线在这里不起作用，因为我不想改变这个组合电路的时序。
浏览 1修改于2016-03-07得票数 0
我在quartus中用verilog写了一些东西，出现了一些奇怪的东西，但实际上很简单 module counter(
input wire clock,
浏览 1提问于2014-07-12得票数 0
Quartus需要循环命名，即使SystemVerilog没有。有没有办法避免它呢？(我可以使用ModelSim，但我的FPGA需要Quartus。)
浏览 0修改于2015-07-19得票数 0
我正在设计一个FIR滤波器在Verilog与Quartus II。我需要浮动我的系数，所以我尝试使用浮子，但reall不支持Quartus，所以我做什么？
谢谢
浏览 4提问于2015-05-03得票数 0
如果我使用Cygwin/X服务器，Quartus II 9.0将正确显示。
Xming X服务器在命令行上没有报告任何可见的错误；它似乎只是在显示初始空白的白色框后挂起。这是已知的问题，Altera Quartus II 9.0和Xming？有可能知道不相容的根本原因吗？
浏览 0提问于2012-05-30得票数 0
而在modelsim中，当在Quartus hdl中进行综合时，模拟是正常的，但编译器会抱怨以下语句：variable base : INTEGER range 0 to 23;
但是错误仍然存在……在hdl级别或Quartus
浏览 2提问于2016-02-27得票数 2
我正在使用Quartus运行模拟和分析Verilog代码。我已经搜索过互联网和堆栈溢出，但似乎还没有为我的问题找到答案。我想用我在Quartus中打开的Verilog代码运行RTL，但是当我打开Verilog代码本身时，编译和其他选项都是无效的。不过，我注意到，当我打开一个QPF文件时，它似乎是有效的。
浏览 1提问于2017-11-08得票数 0
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我正要从Quartus的VHDL项目中的文件中创建一个新的wave，但我在该位置的验证部分找不到波形类型。我使用的是Quartus的网络版。
浏览 1修改于2015-03-25得票数 1
因此，我尝试制作一个程序，在一个简单的条件下执行加法或减运算，但是我的VHDL编译器一直告诉我，它不能识别"+“和"-”是用来做什么的。我也不确定我用的是哪个图书馆。USE IEEE.STD_LOGIC_1164.ALL;PORT( CNTRL: in std_logic; SUM: out std_logic_vector(8 downto 0
浏览 0提问于2018-12-18得票数 1
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我的目标是用Quartus编写这段代码，但问题是我不知道如何解决这个问题。我试着知道错误10028是什么意思，但我不知道如何处理它。有没有人可以教我如何修复它，或者有没有办法绕过它？
浏览 48修改于2016-08-31得票数 1
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它在ModelSim中完美地编译和模拟，但是在quartus中抛出了这个错误：
错误:设计需要491个I/O资源--太多，无法容纳所选设备中的456个可用设备或设备系列中的任何设备。
浏览 2提问于2015-03-25得票数 0
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我将尝试在Quartus中编译，并在ModelSim中模拟一些模块。接下来，我在Quartus中编译(合成)它，并显示以下警告：truncatedendcase elseend在Quartus
浏览 4修改于2014-12-11得票数 0
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