VHDL信号的延时- Quartus

Question

我在使用Altera的Quartus II时遇到了一个问题。在VHDL课程中，我有一个关于VHDL变量与信号行为的问题。该理论认为VHDL变量会立即获得新值。另一方面，信号的新值需要延迟。因此，两种情况下的结果是不同的。但这不是我使用Quartus工具时发生的事情。我出乎意料地得到了两个相同的结果。我不知道为什么会发生这种情况，请告诉我？？

Answer 1

你应该会得到同样的结果。不应该有任何延误。在使用VHDL的程序中，程序运行得如此之快，以至于你无法测量延迟。如果您想要延迟，可以使用"wait for x ns“命令。