用Quartus实现SystemVerilog中的循环命名

Question

Quartus需要循环命名，即使SystemVerilog没有。有没有办法避免它呢？(我可以使用ModelSim，但我的FPGA需要Quartus。)

Answer 1

你的意思是生成循环标签吗？always/inital块中循环的标签是可选的。

但是，需要生成for循环标签，以使分层路径已知，以防您想要添加约束，...模拟器将为未命名的生成循环创建标签，如genblk1、genblk2等。但是合成工具需要正确地创建层次结构。

我建议您一直为generate if/case/添加标签。