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我最近更新了我的一个大型项目的Chisel版本，从3.1.1升级到3.4.0；但是，我得到了一堆firrtl.passes.CheckHighFormLike$DefnameDifferentPortsExceptionfirrtl.passes.CheckHighFormLike$DefnameDifferentPortsException: : ports of extmodule XilinxSimpleDualPortNoChangeBRAMwith defname XilinxSimpleDualPortNoChangeBRAM are diffe
浏览 2修改于2020-10-21得票数 3
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如何从凿子代码生成FIRRTL文件？我已经安装了sbt，firrtl和verilator根据github维基。为简单的加法器创建了一个凿子代码。我想要生成FIRRTL并把它隐藏到Verilog身上？我的问题是如何从凿子代码中获取firrtl文件。谢谢。
浏览 4修改于2016-12-29得票数 2
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是否有一种方法来禁用CheckCombLoops FIRRTL通行证？(这些循环是假的。)如果可能的话，我想在测试器驱动程序中这样做。我看到了FIRRTL整数的选项，但是在FIRRTL运行期间我仍然得到一个异常。我还希望能够使用VCS作为后端。should "work" in {
chisel3.iotesters.Driver.execute( Array( "--fr-allow-cycles", "--backend-name", "firrtl</
浏览 1提问于2017-06-01得票数 1
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对于Firrtl电路定义来说，110 Is是不是太大了？ at firrtl.Parser$.Source)
at <e
浏览 0提问于2018-11-11得票数 2
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我正在尝试理解定点数字在FIRRTL中的表示方式。规范示例中提到Fixed<10>的宽度为1位，这是预期的吗？Specification for the FIRRTL Language Version 0.2.0
Fixed <3><<2>> ; 3-bit width , 2 bits after binary
浏览 12提问于2020-07-07得票数 1
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在创建FIRRTL寄存器时，可以提供"with：(重置=> .)“值，用于初始化寄存器。
在创建FIRRTL内存(也称为动态寄存器数组)时，似乎没有相应的语法为内存元素提供初始值。
浏览 28修改于2022-07-27得票数 -1
我今天更新了rocket-chip，注意到FIRRTL现在是这样说的： ------------------------------------------------------------------------------
Warning: firrtl.Driver is deprecated since 1.2!------------------- 好吧，很公平，我假设我们必须更新传递给FIRRTL调用的内容： FIRRTL ?= java -Xmx3G -Xss8M -XX:MaxPermSize=256M
浏览 13提问于2019-06-06得票数 5
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我有一些FIRRTL，我想得到代码的关键路径/瓶颈分析，以便通过最小化关键路径来最大化时钟速率。我希望这是firrtl工具上的一个标志，但我没有看到这样的标志。
浏览 7修改于2022-05-30得票数 2
某些原因导致Firrtl解析器出现语法错误，如下所示：这是：Exception in thread "main" firrtl.SyntaxErrorsException: 77 syntax error(s) detectedat firrtl.Parser$$anonfun$1.apply(Parser.scala:45)
浏览 0提问于2018-10-08得票数 2
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是否有一些内置的测试或工具，用于对凿子或firrtl设计与生成的verilog进行正式验证？verilog后端构建在哪些概念上？里面有虫子吗？
浏览 1提问于2018-04-12得票数 5
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然而，在firrtl测试中，io.out接收1，而io.out在verilator测试中接收31。val node = Wire(SInt(32.W))io.out := io.a & node 我的问题是“firrtl不支持符号扩展的操作吗？”下面是firrtl上的Test模块。
浏览 13修改于2019-01-14得票数 2
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是否有可能要求Chisel或FIRRTL进一步彻底优化这一点，即在层次结构的下一层中，只需用其常量和静态已知结果替换实例化的模块？
浏览 13提问于2017-12-20得票数 1
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我正在更新一个Firrtl转换，如下所示 class RetimeTransform extends Transform {
override def inputForm: CircuitForm
浏览 19修改于2020-09-29得票数 2
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我正在尝试使用Chisel制作demuxer，但代码无法编译并抛出imgur链接中显示的这个错误 1https://i.stack.imgur.com/oW0Rv.png class Demuxer extends Module { val datain = Input(UInt(8.W)) val dataout2 = Output(UInt(8.W)) val da
浏览 35提问于2021-02-24得票数 2
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似乎FIRRTL会做一些优化来生成verilog代码。但我发现了一些问题。val x = RegInit(0.U(16.W)) y := x
在生成fir文件后，我运行FIRRTL
浏览 2提问于2018-03-13得票数 2
我有一个生成以下FIRRTL的模块 module Deep_1 : input reset : UInt<1>
output io :但是当我尝试通过firrtl解释器运行我的测试时，我得到 Exception during evaluation: error: ConcreteSInt(303, 9) bad width 9 needs
浏览 12提问于2019-09-18得票数 2
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相反，我是否可以生成上面的内容，并依赖Chisel/FIRRTL工具链来优化这种复杂程度的布尔表达式？这类表达式可能与上面的表达式大小差不多，甚至可能是其大小的两倍。
浏览 2修改于2021-06-19得票数 3
我想询问以下问题的任何想法:我想将宽度为787:0位的一个名为dut的块的输入端口连接到一个字节接口。我做的事情如下：val dut = Module(new DUT(dut_conf))
val input_bytes = Cat(io.input_bytes)dut.io.inputs := input_bytes(input_w
浏览 3提问于2019-11-15得票数 3
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