如何获得FIRRTL码的关键路径/瓶颈分析？

Question

我有一些FIRRTL，我想得到代码的关键路径/瓶颈分析，以便通过最小化关键路径来最大化时钟速率。

我可以自己写一个加权拓扑排序，但是我不知道我应该为各种电路元件使用的权重，也不知道应该用于和传播减速的权重。

我听说过RISC-V研究生在优化芯片时会进行关键路径分析，所以Chisel / RISC-V基础设施必须提供一个。我希望这是firrtl工具上的一个标志，但我没有看到这样的标志。

Answer 1

这通常是通过诸如Genus/Innovous这样的合成/PnR工具来完成的。虽然您可以查看FIRRTL/RTL来概括您的设计，但是最终会有许多因素影响您的设计。

例如，在所有其他条件相同的情况下，4组合门路径将比5组合门路径运行得更快。问题是门在哪里，它们的驱动强度(和你的电源要求)，路由等可能对定时的贡献比门本身大。