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我一直使用windows上的sbt和一个自定义的build.sbt脚本，并在顶层文件中导入Chisel._，以便成功地从我的Chisel源生成Verilog。我正在尝试让IDE在Windows上工作，以加快Chisel的开发。我使用的是基于Eclipse的SCALA IDE
我想编译Chisel库，这样导入的Chisel.当我从Git下载Chisel-master代码库并将src\main文件夹包含在SCALA IDE中的SCALA项目中时，我在Chisel SCAL
浏览 1提问于2017-07-04得票数 2
我正在为WebSockets使用jpillora's Chisel。我需要在手臂上使用凿。env GOOS=linux GOARCH=arm go build -ldflags "-w -s"
~/go/src/github.com/pwaller/goupx/goupx --brute chisel但是，当我在ARM板(512MB RAM)上运行chisel二进制文件时，我发现它占用了大量的RAM。然而，在执行chisel客户端之前
浏览 32修改于2019-03-22得票数 1
我正在用一个小的试验项目学习chisel3。[error] scala.reflect.internal.Types$TypeError: object plugin is not a member of package chisel3[error] scala.reflect.internal.Types$TypeError: object plugin is not a member of package chis
浏览 17提问于2021-07-16得票数 1
我想在Chisel3中反转输入信号。例如，如果输入是12345678，我希望输出是87654321。有谁能帮我一下吗？代码：import chisel3.util._import chisel3.util.Reverse
class Length extends Module {
浏览 0修改于2018-07-05得票数 0
基本上，我想开始研究一下Chisel/FIRRTL的内部结构。如果有人能给我指出我可以开始看的地方，那会很有帮助。我想知道的是，我是否一直在寻找正确的方向。我仍然没有计算出Chisel模块的AST形成和类型推断发生在哪里。最终我会到达那里，但如果有人能总结出我应该去寻找的地方，那就太好了。当然，这对Chisel</
浏览 13提问于2019-10-23得票数 4
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我正在寻找一个相当于Verilog的电力操作员**在Chisel。我通过了和，但是我没有找到我要找的东西。在研究了用Chisel编写的设计之后，我发现log2xx函数是流行的选择，而电力运营商从来没有使用过。当然，我总是可以使用移位算子来获得2的功率，但是我希望在Chisel中有通用的幂算子。
浏览 9提问于2017-05-24得票数 3
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我有一个用Chisel编写的复杂模块。我正在使用chiseltest来验证它的操作。测试失败。我希望能够检查模块的内部连接值，以调试哪里出了问题。下面是一个示例： import chisel3._
val io = IO(new Bundle { })
i := io.a ^ io.b
} import ch
浏览 25修改于2021-09-30得票数 1
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在用这个testbench代码测试我的chisel3设计时，我试图打印一些值：import chisel3.iotesters at chisel3.core.printf$$anonfun$apply$2.apply(Printf.scala:89)
at chisel3<init>(Whe
浏览 0修改于2018-04-10得票数 4
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我是新接触Chisel HDL的，我发现Chisel HDL确实提供了定点重新表示。(我找到了这个链接：)import Chisel._
val io =}这会产生以下错误：
在我的build.sbt文件中，我通过以下方式选择最新版本：
libraryDependencies += "edu.berkeley.cs" %% "chisel</e
浏览 0修改于2017-05-23得票数 1
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hello object HelloWorld extends App {}
我使用chisel
浏览 34提问于2020-02-13得票数 3
为了测试Chisel代码，我在我的项目的目录中启动了一个控制台sbt，然后是scala，这里是文件build.sbt。我可以导入chisel3库：$ sbtscala> import chisel3._然后，我可以测试一些数据类型的凿子代码，例如：plop: chisel3.U
浏览 2提问于2019-11-08得票数 1
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我将使用Chisel3来构造一个寄存器集。Chisel代码是：但是合成的Verilog代码是： regregister_set_3; reg [31:0] register_set_5;我应该如何修改我的Chisel
浏览 0修改于2017-03-17得票数 3
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这是我想要完成的:我有一个Chisel加速器，它调用另一个Chisel加速器并传入一个值。我希望第二个函数中有一个while循环，其中的条件部分基于输入值。val in = Input(Reg(UInt)) val test = 0.U
}
我得到的错误是“chisel.Bool
浏览 5提问于2020-02-23得票数 3
到目前为止，我试了很多次，但是我在和Chisel语法公司做斗争。有人能帮我指出我做错了什么吗？FullAdders x => Module(new FullAdder()) val summ = chisel3.Vec(n, Bool()) carry(0) := io.cin
浏览 2提问于2021-05-14得票数 1
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有没有可能把一些verilog代码打包成chisel/scala代码？如果是，我该怎么做？我需要在chisel中使用一些verilog模块。弗朗西斯科
浏览 3提问于2014-06-11得票数 1
这是一个关于chisel enum的相关主题，我已经看过chisel "Enum(UInt(), 5)" failed了。 我正在建立一个RISC-V在凿，并运行到一个路障。._import chisel3.experimental.ChiselEnum
import chisel3.Driver
import chisel3.exp
浏览 87修改于2021-02-13得票数 1
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} true我已经试过的是-import chisel3 . iotesters ._ // Gives error - iotesters not found
}
<em
浏览 36修改于2021-05-25得票数 1
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