将Verilog代码包装在chisel中

Question

有没有可能把一些verilog代码打包成chisel/scala代码？如果是，我该怎么做？我需要在chisel中使用一些verilog模块。

谢谢

弗朗西斯科

Answer 1

您将希望查找BlackBox结构(https://chisel.eecs.berkeley.edu/2.2.0/chisel-manual.pdf)，看看它是否解决了您的问题。

BlackBox可以让你描述Chisel是如何与你的Verilog代码接口的。然后，将您的Chisel设计编译为Verilog。一旦你有了Chisel的输出Verilog，你必须手动连接你的Chisel Verilog设计到你现有的Verilog代码。