如何用Chisel创建寄存器Vecs

Question

我将使用Chisel3来构造一个寄存器集。Chisel代码是：

 val register_set = Reg(Vec(7,UInt(32.W)))

但是合成的Verilog代码是：

 reg [31:0] register_set_0;
 reg [31:0] register_set_1;
 reg [31:0] register_set_2;
 reg [31:0] register_set_3;
 reg [31:0] register_set_4;
 reg [31:0] register_set_5;
 reg [31:0] register_set_6;

我应该如何修改我的Chisel代码，以便像这样合成Verilog代码：

reg [31:0]  register_set [0:6];

Answer 1

Chisel目前无法发出Verilog数组。这显然是一个非常理想的特性，并且在我们的TODO列表中，但它还没有实现。